FPGA功能描述
图1. Stratix GX I / O模块
DQST9
PLL7
DQST5
9
PLL5
10
DQST4
PLL11
DQST3
DQST2
4银行
DQST8
DQST7
3银行
DQST6
DQST1
DQST0
VREF1B3 VREF2B3 VREF3B3 VREF4B3 VREF5B3
VREF1B4 VREF2B4 VREF3B4 VREF4B4 VREF5B4
VREF1B2 VREF2B2 VREF3B2 VREF4B2
I / O库13
(5)
LVDS ， LVPECL ， 3.3 -V PCML ，
和HyperTransport I / O模块
和常规I / O引脚
(3)
2银行
(4)
I / O组3 ， 4 ， 9 & 10支持
所有的单端I / O标准
(2)
I / O库14
(5)
PLL1
PLL2
VREF1B1 VREF2B1 VREF3B1 VREF4B1
I / O组1和2支持所有
单端I / O标准除
差分HSTL输出时钟，
差分SSTL - 2输出时钟，
HSTL II类， GTL ， SSTL- 18 II级，
PCI，PCI- X和AGP 1
×
/2
×
1.5 -V PCML
(5)
I / O库17
(5)
银行1
(4)
LVDS ， LVPECL ， 3.3 -V PCML ，
和HyperTransport I / O模块
和常规I / O引脚
(3)
I / O块7 ， 8 ， 11 & 12支持
所有的单端I / O标准
(2)
I / O库16
(5)
I / O库15
(5)
8银行
11
DQSB6
DQSB5
12
PLL12
DQSB4
DQSB3
7银行
VREF5B7 VREF4B7 VREF3B7 VREF2B7 VREF1B7
VREF5B8 VREF4B8 VREF3B8 VREF2B8 VREF1B8
PLL8
DQSB9
DQSB8
DQSB7
PLL6
DQSB2
DQSB1
DQSB0
注释
(1)
(2)
(3)
(4)
(5)
是的Stratix GX的硅管芯的俯视图。
银行9至12被增强PLL的外部时钟输出的银行。
如果不用于高速差分信号的高速差分I / O引脚，它们可以支持所有的
I / HSTL除外类O标准I和II ， GTL ， II SSTL - 18级， PCI ， PCI -X和AGP 1 × / 2 × 。
对于放置到差分I / O焊盘下单端I / O焊盘的指引，看到了
选择我/ O标准
的Stratix & Stratix GX器件
在章
Stratix器件手册，
第2卷。
Stratix GX器件中，这些I / O插槽还支持LVDS ， LVPECL和3.3 -V PCML I / O上的参考标准
时钟和接收器的输入引脚（交流耦合） 。
FPGA功能
描述
Stratix GX器件包含一个两维行和列的基于
架构来实现自定义的逻辑。一系列的列和行的
不同长度和速度的互连提供的信号互连
逻辑阵列块（LAB ） ，存储块的结构和DSP之间
块。
Altera公司。
5
初步
ALTERA [ ALTERA CORPORATION ]
