S2042/S2043
S2042引脚分配和说明
高性能串行接口电路
引脚名称
D19
D18
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
TEST
水平
TTL
I / O
I
针＃
50
49
48
47
44
43
42
41
38
37
36
35
31
30
29
28
25
24
23
22
20
描述
接受并行输入的数据。数据在时钟的上升沿
的REFCLK 。在20位模式下， D0首先发送。在10位
模式， D10-19时， D0〜 D9的被忽略，并且D10是
先发送。
STATIC
多
水平
TTL
TTL
I
用于工厂测试多输入。如果没有连接，
REFCLK取代了内部位时钟，方便工厂
测试。在正常使用中，该输入是有线接地。
此引脚的电平选择并行数据总线宽度。当
低时，一个20位的并行总线宽度被选择，和D（ 0-19 ）的
活跃的。当高电平时，一个10位的并行数据总线被选择， D（ 10-
19）是活动的和D （0-9）不被使用。 （见表1 ），一个崛起
边会重置（用于测试）的一部分。
（外部电容耦合）晶体控制参考
时钟PLL时钟倍频。 REFCLK的频率是
由REFSEL引脚设置。 （见表1 ）
差动TTL字时钟速度和真实的补充。看
表1为频率。
差分PECL输出，传输的串行数据和驱动
75W或50W端接VCC- 2V 。通过OE0启用。 TX是
正输出端，和TY是负输出。
差分PECL输出，在功能上等同于德克萨斯
和TY 。他们的目的是用于环回测试。
通过OE1启用。
DWS
I
19
REFCLK
PECL
I
16
TCLK
TCLKn
TY
TX
到TLx
TLY
差异。
TTL
差异。
PECL
差异。
PECL
O
12
11
9
8
5
4
O
O
6
应用微电路公司
6195拉斯克大道，加州圣地亚哥• 92121 （ 619 ） 450-9333
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
