表I - 输出编码
真
二进制
倒
MINV=LINV=1
D7_____D0
11111111
11111110
10000000
01111111
00000000
00000001
00000000
二进制补码
真
倒
MINV=LINV=0
模拟输入电压
-2 V + 1/2 LSB
D8
0
D7_____D0
00000000
00000001
–1.0 V
0
01111111
10000000
0 V - 1/2 LSB
0
11111111
11111110
≥0
V
1
11111111
MINV = 1; LINV = 0 MINV = 0; LINV = 1
D7_____D0
10000000
10000001
11111111
00000000
01111111
01111110
01111111
D7_____D0
01111111
01111110
00000000
11111111
10000000
10000001
10000000
相同的源。该SPT7710是优于同类DE-
虎钳，由于比较器前的前置放大器级。
这使得设备容易驾驶，因为它有CON-
恒定电容和感应少摆率失真。
可选的输入缓冲器都可以使用。
CLK ，
CLK
（时钟输入）
的时钟输入端被设计为差分驱动
与ECL电平。该时钟可以驱动单端
自
CLK
内部偏置为-1.3 V. （见时钟输入
电路）。
CLK
可以悬空，但0.01 μF旁路电容
从器
CLK
到AGND建议。注：系统
性能可能会由于增加了时钟劣化
噪声和抖动。
MINV ， LINV （输出逻辑控制）
这些改变ECL兼容的数字控制
从直二进制补码输出代码，
等。欲了解更多信息，请参阅表一，两个MINV和
LINV处于逻辑低（0）状态时，它们处于打开状态。
高的国家可以通过捆绑到AGND通过获得
二极管或3.9 kΩ的电阻。
D0至D7 （数字输出）
数字输出可以驱动ECL电平为50
Ω
当
下拉至-2 V.当下拉至-5.2 V时，输出
看跌期权可以驱动150
Ω
1 kΩ的负载。
V
RBF
, V
R2
, V
RTF
（参考输入）
有两个参考输入端和一个外部基准
电压抽头。这是-2 V （V
RBF
） ，中抽头（V
R2
） ，以及
AGND （V
RTF
） 。参考引脚可以驱动如图所示
在图1中V
R2
应绕过来AGND进一步
噪声抑制。
V
RBF
, V
苏格兰皇家银行
, V
R1
, V
R2
, V
R3
, V
RTF
, V
RTS
参考
输入
（ PGA和CERQUAD软件包只）
这五个外部参考电压分接头为-2 V
(V
RBF
）为AGND （V
RTF
），其可被用于控制积分
线性温度过高。水龙头可以通过运算来驱动
安培，如图2中。这些电压电平的输入可以
旁路到AGND进一步抑制噪声若然
所需。 V
RB
和V
RT
有力量和检测引脚MONI-
toring顶部和底部的电压基准。
N / C
所有
没有连接
引脚应连接到DGND左侧
包和侧到AGND右侧的
封装。
DREAD - 数据待用; DRINV - 数据就绪
逆
（ PGA和CERQUAD软件包只）
数据准备好引脚是一个标志，变高或低的
要接收的数据时是有效的或准备输出。这是第ES
sentially即占时间延迟线neces-
萨利的信息通过SPT7710的时钟源
解码器和锁存器。此功能对于接口安排有用
荷兰国际集团高速内存。使用数据就绪输出
到锁存器的输出数据可确保最低限度的设置和保持
次。 DRINV是数据就绪逆控制引脚。 （见
时序图）。
D8 - OVERRANGE
（ PGA和CERQUAD套餐
只）
这是一个超量程。当SPT7710是在一个
超量程情况， D8变高，所有的数据输出去
高为好。这使得有可能以包括
SPT7710到更高分辨率的系统。
SPT7710
7
8/17/01
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
