CY7C1347G
引脚德网络nitions
名字
A
0
,A
1
,A
IO
描述
输入 -
用于选择的128K地址位置中的一个地址输入。
取样在上升
在时钟同步的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。
A
[1:0]
馈送的2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写入到
同步SRAM 。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当CLK的上升沿置为低电平，
同步一个全球性的写操作进行的（所有字节写入，无论价值的BW
[A ：D ]
和
BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
同步被拉低，进行字节写。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加
在ADV为低电平时，一阵操作过程中突发计数器。
BW
A,
BW
B,
BW
C,
BW
D
GW
BWE
CLK
CE
1
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步与CE
2
和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
is
只有当一个新的外部地址被装入取样。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步与CE
1
和CE
3
选择或取消选择该设备。 CE
2
被采样，只有当新的外部
地址被加载。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
同步与CE
1
和CE
2
选择或取消选择该设备。 CE
3
被采样，只有当新的外部
地址被加载。
输入 -
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。
异步低电平时， IO引脚用作输出。当拉高高， IO引脚为三态，
并作为输入数据引脚。 OE是在一个读周期的第一个时钟出现时掩蔽
从取消选择状态。
输入 -
超前输入信号，采样在CLK的上升沿。
当断言，它automati-
同步自动递增的猝发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是
认可。 ASDP被忽略时， CE
1
被拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是
认可。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”
异步状态与数据的完整性保护。在正常运行期间，该引脚必须为低或
悬空。 ZZ引脚具有内部上拉下来。
IO-
双向数据IO线。
作为输入，它们馈入一个片上的数据的寄存器，它是
同步由CLK的上升沿触发。作为输出，它们提供包含在存储器中的数据
通过在读周期的前一个时钟的上升呈现的地址指定的位置。
销的方向由OE控制。当OE是低电平时，引脚的行为
为输出。当高，的DQ和DQPs被放置在一个三态条件。
电源
电源输入到该装置的核心。
地
IO电源
供应
IO地
地面的装置的核心。
电源为IO电路。
地面为IO电路。
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
DQ
A,
DQ
B
DQ
C,
DQ
D
DQP
A,
DQP
B,
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
文件编号： 38-05516牧师* E
第21 5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
