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CY7C1347G-133AXC 参数 Datasheet PDF下载

CY7C1347G-133AXC图片预览
型号: CY7C1347G-133AXC
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内容描述: 4兆位( 128K ×36 )流水线同步SRAM [4-Mbit (128K x 36) Pipelined Sync SRAM]
分类和应用: 存储内存集成电路静态存储器时钟
文件页数/大小: 21 页 / 1019 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
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CY7C1347G
引脚德网络nitions
(续)
名字
模式
IO
输入 -
STATIC
描述
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DDQ
或悬空选择交错突发序列。这是一个带引脚必须保持静态
在设备的操作。模式引脚具有内部上拉了起来。
未连接。
内部没有连接到芯片。 NC / 9M , NC / 18M , NC / 36M , NC / 72M ,
NC / 144M , NC / 288M , NC / 576M和NC / 1G的扩展地址引脚,不跨
应受连接到模具上。
NC , NC / 9M ,
NC / 18M , NC / 36M ,
NC/72M,
NC/144M,
NC/288M,
NC / 576M , NC / 1G
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延(T
CO
)为2.6纳秒( 250
MHz器件) 。
该CY7C1347G支持使用系统的二级缓存
线性或交错突发序列。线性爆
序列适合于采用线性脉冲串的处理器
序列。突发顺序是用户可选择的,并且是阻止 -
通过抽样的方式输入开采。访问可以启动
与任一地址选通脉冲从处理器( ADSP )或
从控制器( ADSC )地址选通。地址
通过脉冲串序列的进步是由控制
ADV输入。一个双位片上环绕突发计数器
捕捉到的第一个地址中的一个脉冲串序列并自动
自动递增的地址的突发访问的其余部分。
字节写操作均合格的字节写使能
( BWE )和字节写选择( BW
[A :D ]
)输入。全局写
启用( GW )将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件,该访问被启动
满意在时钟的上升: ( 1 ) ADSP或ADSC为低电平, ( 2 )
CE
1
,CE
2
,CE
3
都置为有效,和(3)的写信号
( GW , BWE )都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址(A
[16:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
内2.6纳秒(250 MHz器件)如果OE是活跃的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态,其输出为
的存取的第一个周期期间总是三态的。后
的访问的第一周期中,输出由OE控制
信号。连续的单个读周期总是得到支持。后
SRAM是由芯片选择,要么取消,在时钟上升沿
ADSP或ADSC信号,其输出立即为三态。
单写访问发起的ADSP
此访问被启动时,同时满足以下两个条件
满意在时钟的上升: ( 1 ) ADSP为低电平,和( 2 )
CE
1
,CE
2
,CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号( GW , BWE和BW
[A :D ]
)和ADV输入是
在这第一个周期忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起,
提交的DQ和DQPs输入数据被写入到
在RAM芯相应的地址位置。如果是GW
高,则写操作被BWE控制和
BW
[A :D ]
信号。该CY7C1347G提供字节写
这是在所描述的能力
断言字节写使能输入
( BWE )与选定的字节写( BW
[A :D ]
)输入选择
写入仅想要的字节。
字节写操作字节时没有选择留
不变。一个同步自定时写机制有
被提供以简化的写操作。
因为CY7C1347G是一种常见的IO设备,所述输出
启用( OE )提交数据之前,必须先拉高高
到DQS和DQPs投入。这样做的三态输出
驱动程序。为安全起见, DQS和DQPs是automati-
美云三态每当一个写周期被检测,而不管
对OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足: ( 1 ) ADSC为低电平, ( 2 )是ADSP
拉高HIGH , ( 3 ) CE
1
,CE
2
,CE
3
都置为有效,
和( 4 )的写入输入相应组合( GW ,
BWE和BW
[A :D ]
)被置为有效进行写操作
所期望的字节(多个) 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的,提交的DQ和DQPs的数据被写入
入在RAM核心的相应地址位置。如果一个
字节写入时进行的,只有被选中的字节写入。
字节写操作字节时没有选择留
不变。一个同步自定时写机制有
被提供以简化的写操作。
因为CY7C1347G是一种常见的IO设备,所述输出
启用( OE )提交数据之前,必须先拉高高
第21 6
文件编号: 38-05516牧师* E