EDX5116ADSE
框图
的XDR DRAM器件的框图中示出
的CFM与CFMN时钟信号被接收并且由
时钟产生逻辑产生三个虚拟时钟显
的NAL ： 1 / T
周期
, 2/t
周期
和16 /吨
CC
。这些频率
信号是1X，2X和8x的CFM和CFMN信号。
这些虚拟信号显示逻辑的有效数据速率
块，它们连接;它们不一定是本
在实际的存储器组件。
该RQ11..0引脚接收到请求包。两个12位字
在1吨接收
周期
间隔。这是由2 /指示
t
周期
时钟定时信号连接到1：2解复用块是
汇聚24位请求数据包。在这24位是装载
到寄存器（由1 / T主频
周期
时钟信号），并
由解码模块进行解码。 VREF引脚提供了一个为参考
所使用的RQ接收ENCE电压。
三组控制信号由译码产生的
块。这些包括用于在银行（BA）和行（R）的地址
一个激活（ ACT ）的命令，银行（ BR ）和行（ REFR ）
要刷新激活地址（ REFA ）命令，该行
（BP）的地址为一个预充电（PRE）命令，该行（BR）
地址为一个刷新预充电（ REFP ）的命令，并且
银行（ BC）和列（C和SC）的读地址（ RD ）或
写（ WR或WRM ）命令。此外，掩模（M），用于
一个蒙面写（ WRM ）命令。
这些命令都可以任选地延迟在增量
t
周期
根据在请求延迟字段的控制。控制
的命令信号被加载到寄存器和预
sented到存储器核心。这些寄存器主频MAX-
imum速率通过芯定时参数来确定，在这种情况
1/t
RR
, 1/t
PP
和1 /吨
CC
（1/4 ，1/4，和1/2的频率
CFM在-3200分量） 。这些寄存器可以被装载
在任意t
周期
上升沿。一旦加载，他们不应该
改变，直到吨
RR
, t
PP
或T
CC
时间后，由于时序路径
存储器内核的需要时间来解决。
银行地址译码为ACT命令。符号所指出
选定的存储区cated行被感测到，并放入
相关的读出放大器阵列，用于银行。感应一行还
简称为银行“打开一个网页” 。
另一家银行的地址译码的PRE命令。该
表明银行和相关检测放大器阵列预充电
向的状态下，后续的ACT命令可以是
应用。预充电银行也被称为“关闭页面”的
该银行。
之后，银行给出的ACT命令，它被赋予了前
PRE命令，它可以接收读取（ RD ） ，写（ WR ）同事
UMN命令。这些命令允许在数据
要访问银行的相关检测放大器阵列。
对于一个写命令，该行地址解码。符号所指出
所选择的相关联的读出放大器阵列的cated柱
银行中写入从DQ15..0管脚接收到的数据。
该行地址解码为RD命令。符号所指出
选择银行的相关检测放大器阵列cated列
被读出。该数据被发送到DQ15..0引脚。
该DQ15..0引脚接收的写数据分组（D ），用于写入
交易。 16 16位字的1吨收到
CC
之间
VAL 。这是由16 /吨表示
CC
时钟信号连接
到1:16解复用模块的组装16个16位的写
数据分组。写数据然后向所选感
放大器阵列银行。
16 16位字，在选择检测放大器访问
阵列银行的读事务。该DQ15..0引脚传输
在1吨这个读出的数据包（Q）的
CC
间隔。这被表示
由16 /吨
CC
时钟定时信号连接到16： 1多路复用器
块。该VTERM引脚提供了一个终止电压为
DQ引脚。
在RST ，SCK和CMD引脚连接到控制寄存器
块。这些引脚提供数据，地址和控制所需
写控制寄存器。对于这些寄存器读出的数据
TER值是通过SDO / SDI引脚访问。这些引脚
还用于初始化该设备。
控制寄存器用于电源之间进行转换
模式，并且还用于校准的高速传输
麻省理工学院和接收装置的电路。控制寄存器还
供应银行（ REFB ）和行（ REFR ）地址刷新
操作。
数据表E1033E40 （版本4.0 ）
8
ELPIDA [ ELPIDA MEMORY ]
