表1-1 ：引脚列表和说明（续）
14
RESET
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于复位内部操作条件为默认设置
或复位JTAG测试序列。
主机模式（ JTAG / HOST = LOW ） ：
当低电平时，所有功能模块将被设置为默认
条件和所有的输出信号成为与高阻抗
异常的STAT引脚和DATA_ERROR销会
保持最后的状态，他们在为持续时间为RESET
断言。
JTAG测试模式（ JTAG / HOST =高） ：
当低电平时，所有功能模块将被设置为默认，并
JTAG测试序列将保持在复位状态。
当设置的JTAG测试序列高，正常运行
重新开始。
注：请参阅
上电复位
要求。
15, 45
CORE_VDD
不
同步
输入
动力
电源数字逻辑块。连接到+ 1.8V DC 。
注：对于电源排序要求，请参阅
控制信号输入
信号电平LVCMOS / LVTTL兼容。
片选/测试模式选择
主机模式（ JTAG / HOST = LOW ） ：
CS_TMS用作主机接口芯片选择， CS ，并活跃
低。
JTAG测试模式（ JTAG / HOST =高） ：
CS_TMS操作为JTAG测试模式选择， TMS ，并活跃
高。
17
SCLK_TCK
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
串行数据时钟/测试时钟。所有的JTAG /主机接口地址和
数据被移入/移出器件同步地与该
时钟。
主机模式（ JTAG / HOST = LOW ） ：
SCLK_TCK用作主机接口的串行数据时钟SCLK 。
JTAG测试模式（ JTAG / HOST =高） ：
SCLK_TCK操作为JTAG测试时钟， TCK 。
18, 48
CORE_GND
不
同步
同步
同
SCLK_TCK
输入
动力
产量
控制信号输入
信号电平LVCMOS / LVTTL兼容。
串行数据输出/测试数据输出
主机模式（ JTAG / HOST = LOW ） ：
SDOUT_TDO用作主机接口串行输出， SDOUT ，
用于读取的状态和配置信息
该设备的内部寄存器。
JTAG测试模式（ JTAG / HOST =高） ：
SDOUT_TDO操作为JTAG测试数据输出， TDO。
地
连接数字逻辑块。连接
GND 。
16
CS_TMS
同步
同
SCLK_TCK
输入
19
SDOUT_TDO
GS9090B GenLINX® III 270MB / s的解串器的SDI
数据表
40749 - 5
2010年5月
7 72
GENNUM [ GENNUM CORPORATION ]
