表1-1 ：引脚列表和说明（续）
20
SDIN_TDI
同步
同
SCLK_TCK
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
串行数据输入/测试数据输入
主机模式（ JTAG / HOST = LOW ） ：
SDIN_TDI用作主机接口串行输入， SDIN ，用于
写地址和配置信息提供给内部
该装置的寄存器。
JTAG测试模式（ JTAG / HOST =高） ：
SDIN_TDI操作为JTAG测试数据输入时，TDI 。
21, 29, 43
IO_VDD
不
同步
输入
动力
电源为数字I / O 。
对于3.3V宽容的I / O ，连接引脚为+ 1.8V DC或+ 3.3V
DC 。
对于一个5V容限I / O，连接销至+ 3.3V DC 。
注：对于电源排序要求，请参阅
22
DATA_ERROR
同步
与PCLK
产量
状态信号输出。
信号电平LVCMOS / LVTTL兼容。
该DATA_ERROR信号将是LOW，当内的错误
接收到的数据流已经由该装置检测到。该引脚为
在内部中列出的所有可检测的差错反相逻辑“或运算
ERROR_STATUS寄存器。
一旦检测到错误， DATA_ERROR将保持低电平直到
开始下一个视频帧/场，或直到ERROR_STATUS
寄存器通过主机接口读取。
该DATA_ERROR信号将是高电平时，接收到的数据
流已经检测到没有错误。
注：这是可能的程序，错误条件
由设备监控通过设置相应的位
ERROR_MASK寄存器高位。所有的错误条件由检测
默认情况下。
23, 25, 26, 27
STAT [0：3 ]
同步
与PCLK或
RD_CLK
产量
MULTI功能I / O端口
信号电平LVCMOS / LVTTL兼容。
可编程的多功能输出。通过编程位是
在IO_CONFIG寄存器，每个引脚可以输出下列之一
信号：
• H
• V
• F
• FIFO_LD
• ANC_DETECT
• EDH_DETECT
• FIFO_FULL
• FIFO_EMPTY
这些引脚被设置为根据不同的某些默认值
该设备和所选择的内部FIFO模式的结构。
SEE
了解详细信息。
24, 28, 42
IO_GND
不
同步
输入
动力
地
连接数字I / O 。连接
GND 。
GS9090B GenLINX® III 270MB / s的解串器的SDI
数据表
40749 - 5
2010年5月
8 72
GENNUM [ GENNUM CORPORATION ]
