HY57V561620(L)T
引脚配置
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
DD
LDQM
/ WE
/ CAS
/ RAS
/ CS
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CLK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
54pin TSOP II
400mil X 875mil
0.8毫米引脚间距
引脚说明
针
CLK
时钟
引脚名称
描述
系统时钟输入。所有其它输入被登记到在SDRAM中
CLK的上升沿
控制内部时钟信号和去激活时， SDRAM的将其中
中断电状态，暂停或自刷新
启用或禁用除CLK ， CKE ， UDQM和LDQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 〜 RA12 ，列地址： CA0 〜 CA8
自动预充电标志： A10
RAS ， CAS和WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩的输入数据在写入模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
电源，输出缓冲器
无连接
CKE
CS
BA0 ， BA1
时钟使能
芯片选择
银行地址
A0 ~ A12
地址
行地址选通，同事
UMN地址选通，写
启用
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出电源/接地
无连接
RAS ， CAS ， WE
UDQM ， LDQM
DQ0 〜 DQ15
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
修订版1.8 / Apr.01
HYNIX [ HYNIX SEMICONDUCTOR ]
