ICS9148-11
字节5 ：外设时钟寄存器
字节6：未来可选注册
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
1
版权所有
-
1
版权所有
46
1
IOAPIC1 （ ACT / INACT ）
47
1
IOAPIC0 （ ACT / INACT ）
-
1
版权所有
-
1
版权所有
-
1
版权所有
2
1
REF0(Act/Inact)
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
注意事项：
1 =启用;保持为低电平0 =禁用，输出
注意：
PWD =上电缺省
注意事项：
1字节6是由集成电路系统预留
未来的应用。
时钟使能配置
电源管理
其他时钟，
SDRAM ，
REF ，
IOAPICs
停止
运行
运行
运行
运行
CPU_STOP ＃
X
0
0
1
1
PCI_STOP ＃
X
0
1
0
1
PWR_DWN ＃
0
1
1
1
1
CPUCLK
低
低
低
66.6兆赫
66.6兆赫
PCICLK
低
低
33.3兆赫
低
33.3兆赫
水晶
关闭
运行
运行
运行
运行
压控振荡器
关闭
运行
运行
运行
运行
完整的时钟周期时序，保证在任何时候都经过了系统初始加电时除了注意的地方。所述第一时钟脉冲出来
一个停止的时钟条件可能会因稍微扭曲的时钟网络的充电电路。电路板布线和信号加载可能有
在初始时钟失真也大的影响。
ICS9148-11电源管理要求
信号
信号状态
潜伏期
免费的上升沿号
运行PCICLK
1
1
1
1
3mS
2max
CPU_ STOP ＃
PCI_STOP ＃
PWR_DWN ＃
0（禁用）
2
1 （启用）
1
0（禁用）
2
1 （启用）
1
1（正常操作）
3
0 （断电）
4
注。
1.时钟的延迟时间是从时钟使能变为有效时的第一个有效时钟散发出来的设备的定义。
2.时钟关闭延时是指从当时钟使能变为无效时的最后一个时钟被拉低了设备的定义。
3，上电延时是当PD ＃变为无效（高）当第一个有效时钟是由设备输出。
4.断电控制了时钟计数适用于CPUCLK ， SDRAM ，只PCICLK 。
在REF和IOAPIC将被停止的这些独立的。
7
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
