ICS9148-11
技术引脚功能描述
VDD(1,2,3)
这是电源向所述装置的内部核心逻辑以及
作为时钟输出缓冲器REF（ 0 ：1）， PCICLK ， 48 / 24MHzA /乙
和SDRAM （0 ：7）。
此引脚工作在3.3V电压。从列出的时钟缓冲器，它
供应将有来自地面的电压摆幅到这个水平。对于
实际保证高和低电压电平的时钟，请
咨询本数据表中的DC参数表。
VDDL1,2
这是电源的CPUCLK和IOAPCI输出
缓冲区。这些输出的电压电平可以是2.5或3.3volts 。
从缓冲器的时钟，每个设备将有一个电压摆动
从地面到这个水平。对于实际的保证，高和低
这些时钟的电压等级，请咨询直流参数
表本数据表中。
GND
这是电源接地（或负）返回引脚
内部核心逻辑和所有的输出缓冲器。
X1
该输入引脚提供两个功能之一。当使用该装置
用水晶，X 1作为输入端子的参考信号
来自离散的晶体。当该装置是由一个驱动
外部时钟信号， X 1是该装置的输入引脚为参考
时钟。该引脚还实现了内部晶体负载电容
被连接到地。与FO 33pF的标称值不
外部负载帽时需要一个C
L
= 17〜 18pF之结晶。
X2
该输出引脚用于只有当设备使用水晶作为
参考频率源。在这种操作模式下， X 2为
驱动（或激励）离散晶振输出信号。 X2引脚
还将名义上实施内部晶体负载电容
33pF.
CPUCLK （0 ：3）的
这些输出引脚的时钟输出驱动处理器
其它CPU相关电路需要的时钟这是在紧张
偏移公差与CPU时钟。这些电压摆幅
时钟由施加到theVDDL2销theVoltage电平来控制
该装置。见的功能表的具体的列表
频率可用于这些时钟和选择
码，以产生它们。
SDRAM （ 0:11 ）
这些输出时钟被使用来驱动动态RAM ?? s和低
CPU的时钟歪斜副本。的电压摆幅
SDRAM ？的输出是由所施加的电源电压控制
到装置的VDD3 ，为3.3伏。
IOAPIC （0： 1）
这个输出是一个运行在固定频率输出时钟
参考输入（通常为14.31818MHz ） 。其电压电平摆幅
由VDDL1控制，并且可以在2.5或3.3volts操作。
REF0
在REF输出是运行在相同的固定频率时钟
频率作为输入参考时钟X1或晶体（通常
14.31818MHz ）连接跨X1和X2 。
PCICLK_F
该输出等于PCICLK （ 0 ： 5 ）和自由运行，并
不会被PCI_STP ＃停止。
PCICLK （0： 5）
这些输出时钟产生所有的PCI时序要求的
奔腾/专业版的系统。它们符合目前的PCI
规范。他们跑1/2的CPU频率。
模式
该输入引脚用于选择的I / O引脚的输入功能。一
低电平有效将会把I / O引脚的输入模式，使那些
停止时钟功能。
PWR_DWN ＃
这是用于掉电异步低电平有效的输入引脚
该设备进入低功耗状态，通过不拆卸电源。
内部时钟被禁止， VCO和晶体是
停了下来。供电下也将会把所有的输出状态为低
在它们的当前循环结束。关机的等待时间不会
大于3毫秒。在我
2
C输入端将beTri态和设备
将保留所有的编程信息。该输入引脚时才有效
MODE = 0 （电源管理模式）
CPU_STOP ＃
这是用来停止同步活跃的低输入引脚
CPUCLK时钟处于低电平状态。所有其他的时钟，包括
SDRAM的时钟将继续，而该功能启用运行。
该CPUCLK ？的将有一个开启至少3个CPU的等待时间
时钟。该输入引脚时才有效MODE = 0 （电源管理
模式）
PCI_STOP ＃
这是用来停止PCICLK同步活跃的低输入引脚
时钟在低电平状态。它不会影响PCICLK_F也没有任何
其他输出。该输入引脚时才有效MODE = 0 （电源
管理模式）
I
2
C
在SDATA和SCLOCK输入是使用对器件编程。
时钟发生器是在我从机接收器
2
C协议。
这将允许回读寄存器。请参阅配置地图
注册功能。在我
2
在飞利浦公司的I C规范
2
ç外设
数据手册（ 1996年） ，应遵循。
OE
保持为低电平时，输出使能三态输出。该引脚
覆盖我
2
Ç字节0的功能，从而使输出将三态
当OE是低电平不管我的
2
C中定义的功能。当OE
为高电平时，我
2
C函数是在主动控制。
4
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
