ML145050 ， ML145051
LANSDALE半导体公司
SCLK的4上升沿，和先前的10位转换
结果被移出在SCLK的第9下降沿。
后SCLK的第4个上升沿，新的多路地址是
可用;因此，在SCLK的下边缘（第四
下降沿） ，所选择的多路转换器的模拟输入电压
输入开始充电的钢筋混凝土的DAC ，并继续这样做，直到
SCLK的第十下降沿。第十个SCLK上升沿后，
所述模拟输入电压被从RC DAC和禁用
RC DAC开始A / D转换的“持有”部分
序列。另外在第十个SCLK边缘，控制
内部电路被传输到ADCLK其驱动
逐次逼近逻辑来完成转换。如果
16个SCLK周期的每个传输过程中使用的，然后有一个
约束的最小SCLK频率。具体而言，
必须有在SCLK至少有一个上升沿A / D前
转换完成。如果SCLK频率过低而
在转换过程中的上升沿不发生，该芯片是
抛出同步与所述处理器和CS需要瓶酒
GLED以恢复正常操作。如果10个SCLK用于
每次传输，再有就是在SCLK没有下限频率。
还要注意，如果ADC被操作，使得CS为不活动
传输之间的高，那么每个SCLK周期数
传送可以是10和16个循环之间的任何东西，但
“上升沿”的约束仍然是如果超过10的效果
个SCLK的使用。 （如果CS保持低电平有效的多次转移，
SCLK周期数必须是10或16 ）
ADCLK
A / D转换时钟输入引脚（引脚19 ， ML145050只）
该引脚的时钟动态A / D转换顺序及
可以是异步到SCLK 。该芯片的控制传送到
SCLK的第十下降沿后ADCLK 。控制
芯片被传递回SCLK连续近似后
化转换过程完成（ 44 ADCLK周期） ，或
有效的芯片后，选择是公认的。 ADCLK也驱动
CS识别逻辑。该芯片忽略转换的CS ，除非
的状态保持为一个建立时间加上两个下降沿
ADCLK 。源极驱动ADCLK必须是自由运行。
EOC
结束的转换输出（引脚19 ， ML145051专用）
EOC变为低电平在SCLK的第十下降沿。一个低到
当A / D转换发生在EOC高的转变
完成和数据准备转移。
模拟输入和测试模式
AN0到AN10
模拟多路复用器输入（引脚1 - 9 ， 11 ， 12 ）
输入AN0被加载0美元成复用AD-解决
礼服寄存器。 AN1被处理了1元， AN2由$ 2， 0 ， AN10通过
$ A 。表2示出了用于16位数据流的输入格式。该
多路转换器设有一个休息前先交换结构，微型
迈兹噪声注入到模拟输入。来源resist-
ANCE驱动这些输入必须
≤1
kΩ.
在正常操作期间，通过模拟的漏电流
记录来自未被选择的信道多路复用到所选择的信道和
通过ESD保护二极管的泄漏电流
选择的通道出现。这些漏电流引起的偏移
电压出现跨在任何串联电阻源
选择的信道。因此，任何信号源阻抗大于
1千欧（兰斯代尔测试条件）可能会超过诱导错误
保证规格。
有三种可用的测试，验证的功能
所有的控制逻辑以及逐次逼近
比较器。这些测试由寻址$ B $下进行，
或$ D ，它们的转换（VREF + VAG ）电压/ 2 ， VAG ，或
Vref时，分别。该电压由SAM-内部获得
耦VREF引脚或VAG到RC的相应元素
在采样阶段的DAC 。寻址$ B ， $ C ，或$ D亲
duces 200元（满量程的一半），$ 000或$ 3FF输出（全
比例） ，分别，如果转换器是否正常工作。
然而，从这些值发生偏差的存在
充足的系统噪音（外部的芯片）上的VDD ， VSS ，
VREF ，或VAG 。
电源和参考引脚
VSS和VDD
器件电源引脚（引脚10和20）
VSS通常连接到数字地; VDD所配置
可连接到正的数字电源电压。低频
（ VDD - VSS ）的变化在4.5至5.5伏的范围内做
不影响A / D转换精度。 （请参阅Operations范围表
关于Vref与VAG相对于VDD和VSS的限制。 ）
过度的电感，在VDD或VSS线，作为automat-
IC测试设备，可能会导致A / D抵消> ± 1 LSB 。使用一
0.1
µ
在这些引脚˚F旁路电容。
VAG和Vref
模拟参考电压引脚（引脚13和14）
模拟参考电压引脚，确定下
和A / D转换的上边界。模拟输入电压
年龄
≤
VREF产生满量程输出电压和输入电压
≤
VAG公司生产的零输出。注意：模拟输入
电压必须
≥
VSS和
≤
VDD 。在A / D转换结果
是比指标为Vref - VAG 。 Vref与VAG必须尽可能加热器
免费尽可能避免在A / D转换的降解。
理想情况下， Vref与VAG应为单点连接到
电压源驱动该系统的换能器。采用了0.22
µF
在这些引脚的旁路电容强烈呼吁。
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问题B
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