4梅格×16
FPM DRAM
DRAM
MT4LC4M16F5
特点
•单+ 3.3V ± 0.3V电源
•工业标准X16的引脚排列，时间，功能，
和包
• 12行， 10列地址
•高性能CMOS硅栅工艺
•所有输入，输出和时钟LVTTL兼容
•快速页模式（ FPM ）访问
• 4096周期CAS ＃ -before - RAS ＃ （ CBR ）刷新
分布在64毫秒
引脚配置（顶视图）
50针TSOP
V
CC
DQ0
DQ1
DQ2
DQ3
V
CC
DQ4
DQ5
DQ6
DQ7
NC
V
CC
WE＃
RAS ＃
NC
NC
NC
NC
A0
A1
A2
A3
A4
A5
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
DQ15
DQ14
DQ13
DQ12
V
SS
DQ11
DQ10
DQ9
DQ8
NC
V
SS
CASL ＃
CASH ＃
OE ＃
NC
NC
NC
A11
A10
A9
A8
A7
A6
V
SS
选项
=塑料包装
50针TSOP （ 400万）
•时机
为50ns存取
60ns的访问
•刷新率
标准刷新
产品编号举例
记号
TG
-5
-6
无
MT4LC4M16F5TG-5
关键时序参数
速度
-5
-6
t
RC
t
RAC
t
PC
t
AA
t
CAC
90ns
110ns
50ns
60ns
30ns
35ns
25ns
30ns
13ns
15ns
注意：
1. ＃符号表示信号为低电平有效。
概述
4梅格×16 DRAM是一个高速CMOS ，
包含动态随机存取存储器设备
组织在X16配置67,108,864位。该
MT4LC4M16F5在功能组织为4,194,304
地点包含每个16位。该4,194,304
存储位置是由1024排列4096行
列。在读或写周期，每个位置
通过地址位是唯一解决的： 12行向
地址位（ A0 - A11 ）和10列地址位（ A0〜
A9）。此外，字节和字访问是
通过两个CAS ＃引脚（ CASL ＃和＃ CASH ）的支持。
在CAS ＃功能和时序，以解决相关的
和控制功能（例如，锁存列地址
或选择的CBR刷新）是使内部
4梅格×16 FPM DRAM
D28_2.p65 - 修订版5/00
CAS＃信号是由所述第一外部CAS＃确定
信号（ CASL ＃或现金＃ ）转换到LOW ，最后
过渡回HIGH 。在CAS ＃功能和
定时与驾驶或闭锁的数据是这样的：
每个CAS ＃信号独立地控制所述associ-
ated 8 DQ引脚。
行地址是由RAS ＃信号被锁存，然后
列地址通过CAS ＃ 。该器件可提供为快
分页模式操作，从而实现了快速的连续
数据操作（读，写，或读 - 修改 -
写）给定的行内。
该MT4LC4M16F5必须刷新periodi-
美云，以保留存储的数据。
1
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