256MB和512MB （256 / 256MB ） ， P30-65nm
信号的
信号的
表7 ： TSOP和BGA简易信号说明
符号
A [ MAX ： 1 ]
TYPE
输入
名称和功能
地址输入：
器件地址输入。 256MB ： A [ 24 ： 1 ] ; 512MB ： A [ 25 ： 1 ] 。
注意：
虚拟
选择在双芯片51MB配置的256Mb的顶端参数模具是accom-
通过设置A25 HIGH （V plished
IH
).
注意：
活动地址引脚未使用的设计不应该被悬空;配合他们
V
CCQ
或V
SS
根据具体的设计要求。
DQ [15：0 ]
输入/输出
数据输入/输出：
输入在写周期的数据和命令;在输出数据
内存，状态寄存器，寄存器的保护，并读取配置寄存器中读取。数据
球漂浮在CE ＃或OE ＃被拉高。数据在写入内部锁存。
输入
地址有效：
低电平有效输入。在同步读操作，地址是
锁存ADV ＃的上升沿，或者在与ADV ＃低的下一个有效CLK的边缘，而─
先出现。
在异步模式中，地址是当ADV ＃变为高电平或连续地流动锁存
如果通过ADV ＃为低。
注意：
不使用ADV ＃的设计必须配合其到V
SS
允许地址流过。
CHIP ENABLE ：
低电平有效输入。 CE＃低选择相关的闪存芯片。当
置，闪速内部控制逻辑，输入缓冲器，解码器，和读出放大器是AC-
略去。当拉高，相关的闪存芯片被取消，功率降低到待机
的水平，数据，等待输出均处于高阻状态。
注意：
芯片使能必须被驱动为高时，设备没有被使用。
时钟：
同步装置在同步读模式，系统总线频率。
在同步读取，地址锁存ADV ＃的上升沿，或在
下一个有效的CLK上升沿与ADV ＃低，以先到为准。
注：设计
不使用CLK的同步读模式必须配合其到V
CCQ
或V
SS
.
OUTPUT ENABLE ：
低电平有效输入。 OE ＃低电平使能器件的输出数据缓冲区
在读周期。 OE ＃高的地方的数据输出，并等待高阻。
RESET ：
低电平有效输入。 RST ＃复位内部自动化和禁止写入操作。
这期间，电源转换提供数据保护。 RST ＃高能够正常操作
化。从复位退出将器件置于异步读取阵列模式。
等待：
指示数据在同步阵列或非阵列突发读取有效。阅读的配置
置寄存器位10 （ RCR.10 ， WT ）决定了它的极性时断言。该信号的激活
输出为V
OL
或V
OH
当CE ＃和OE ＃为V
IL
。等待是高阻抗，如果CE ＃或OE ＃为V
IH
.
•在同步阵列和非阵列读取模式下，该信号指示无效数据AS-时
牢固插入和有效数据时失效。
•在异步页模式下，所有的写模式下，该信号被拉高。
ADV ＃
CE＃
输入
CLK
输入
OE ＃
RST ＃
输入
输入
等待
产量
WE＃
WP ＃
输入
输入
写使能：
低电平有效输入。 WE＃控制写入设备。地址和数据
锁存WE＃或CE ＃的上升沿，以先到为准。
写保护：
低电平有效输入。 WP＃ LOW允许的锁定机构。在块
向下锁定不能解除锁定与解锁命令。 WP ＃高覆盖锁相
升降功能使块被擦除或使用软件命令进行编程。
注意：
不使用WP ＃保护设计可以配合到V
CCQ
或V
SS
无需额外的
电容。
PDF ： 09005aef84566799
p30_65nm_256Mb - 512mb.pdf - 版本A 1/13 EN
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