MT8952B 参数 Datasheet PDF下载

型号：	MT8952B
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内容描述：	ISO- CMOS ST- BUS⑩家庭HDLC协议控制器 [ISO-CMOS ST-BUS⑩ FAMILY HDLC Protocol Controller]
分类和应用：	控制器
文件页数/大小：	22 页 / 370 K
品牌：	MITEL [ MITEL NETWORKS CORPORATION ]

ISO- CMOS

IDLE状态：

空闲状态去连接定义为15或更多的连续

的。当HDLC协议控制器是

观察该状态下，接收通道上，

在一般状态寄存器中的空闲位被置位

HIGH 。在发送侧，该协议控制器

当数据被加载到结束空闲状态

发送FIFO 。

帧间的时间科幻LL状态：

协议控制器连续发送佛罗里达州AGS

(7E

（十六进制）

）在帧间的时间连接LL状态，结束此

当数据被加载到发送FIFO的状态。

来吧状态：

继续前进是德网络由9位序列定义

011111110 (7F

（十六进制）

接着是零），因此

连续7F的出现围棋Aheads 。一旦

发射器是在“干吧”状态，它将继续

继续如此，即使该数据被装载到

FIFO。这种状态只能通过设置来改变

IFTF位控制寄存器，以其他的东西

比“前进” 。这个序列的接收

在常规状态寄存器由GA位表示

和协议控制器可以产生中断

如果允许在中断的GA位这样做

使能寄存器。

透明的数据传输状态：

的协议控制器，在该状态下，禁止

协议功能去连接的早期定义，并提供了双

双向访问串行比特流通过

并行端口。同其他国家一样，透明

数据传输可以在两个计时模式中选择。

MT8952B

串行端口可以CON连接gured两种操作

根据在定时控制的集成电路位模式

在ST- BUS格式或选择的时隙是可以的，

用使能信号（ TXCEN和RXCEN ）

发送/的比特率等于CKI接收数据包

时钟输入。

微处理器端口允许并行数据

该协议控制器和之间的转移

六千八百零九分之六千八百系统总线。这种接口由

数据总线（ D0 - D7 ），地址总线（ A0 -A3 ），E时钟，

片选（ CS ）和R / W控制。微

处理器可以读取和写入到各个寄存器

在协议控制器。这些地址

寄存器示于表2中。 IRQ是一个开放的

漏，低电平有效输出指示中断

请求CPU 。控制和监测许多

不同的中断可能源自

协议控制器通过中断执行

标志寄存器（ IFR）和中断允许

寄存器（ IER ）。特定网络Ç事件已被描述

该设置有点高的中断标志寄存器。

这样的事件并不中断

中央处理器。断言中断（ IRQ拉输出低电平）

与该中断标志重合在IER位

寄存器必须设置为HIGH 。在IRQ位

一般状态寄存器IRQ的补

引脚状态。如果中断是断言，此位将是

设置为高，否则这将是低。

TEOP和REOP输出：

HDLC协议控制器提供两个独立的

信号TEOP & REOP表示数据包的结束

发送和接收的分别。 TEOP是

高脉冲持续一个位持续时间断言

在关闭FL AG或中止的最后一位

序列的发送数据包的。 REOP也是

发生了一个位周期时，高脉冲去

当接收到收盘FL AG或入站数据包

中止或24个或更多个比特的无效数据包是

检测到。然而， REOP不是为产生

长度小于24位的非法报文。这些

信号“包底”是复用

到一个单一的HDLC协议的几个数据链路

控制器。

无效帧

任何帧中的开口之间的长度小于32位

闭佛罗里达州AGS （对应于16位的数据

和16位的FCS ）被认为是无效的。该协议

控制器忽略该帧仅当帧长度

是佛罗里达州AGS之间小于24位。对于帧

长度为24至32位，它传输的数据连接场先进先出

和标签作为其在FIFO状态不好的FCS

计时模式

有两种定时方式的协议控制器

可以在运行。这些时序模式仅参考

C在串口组fi guration和不相关的

微处理器的端口。

内部计时模式

内部时序模式适用于容易

采用ST -BUS接口，各种产品

3-65

功能说明

HDLC的协议的功能框图。

控制器如图1所示。它有两个端口。

串行端口发送和接收格式的数据

包和并行端口提供一个

微处理器接口，用于访问各种

寄存器中的协议控制器。

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