CMOS
引脚说明
针＃
1
2-9
名字
V
SS
S0-S7
地面上。
描述
MT9085
串行输入/输出
（ TTL带内部上拉电阻兼容） 。时分，多路串口
公交流;在串行输入到并行到串行模式并行模式（MCA = 0） ，并将其输出
MCA（ = 1）。上的串行数据流的数据速率，可以选择为2.048兆比特/秒（2 / 4S = 0）或4.096
兆比特/秒（2 / 4S = 1）。参阅图3，图4和图5进行功能的时序信息。
地面上。
10
11-16
17
18
V
SS
V
DD
V
SS
S8-S13
串行输入/输出。
见说明引脚2 - 9以上。
电源输入。
+5V.
地面上。
19-20 S14-S15
串行输入/输出。
见说明引脚2 - 9以上。
21-26 S16-S21
串行输入/输出
（ TTL带内部上拉电阻兼容） 。时分，多路串口
其被配置为输入的串行到并行的模式（MCA = 0）的输出，在总线的流，并
并行到串行模式（MCA = 1）。数据是主频为2.048兆位/秒（ 2 / 4S = 0 ） 。这些输入/
输出无效时，所述设备被配置为4.096兆比特/秒的操作（2 / 4S = 1）。
27
V
SS
V
SS
V
DD
CKD
地面上。
28-33 S22-S27
串行输入/输出。
见说明上述销21-26 。
34
35
地面上。
电源输入+ 5V 。
36-39 S28-S31
串行输入/输出。
见说明上述销21-26 。
40
时钟延迟（输入） 。
控制输入端配置内部器件的时序。
CKD = 0内部主计数器被重置为在既定的制度框架边界
帧脉冲（ F0i ） 。
CKD = 1内部主计数器复位系统帧边界后1 C16时钟周期。
所有的数据输入/输出将由一个C16的时钟周期延迟。
定时进行数据的输入/输出和操作环境是受对CKD的水平有效。相对
通过F0i和输出信号F0o ， -C 20 ， -C 40建立的帧边界之间的相位，
DFPo ， DFPo和CFPO也受了CKD输入的状态。见说明
有关每个特定引脚的详细信息。
4.096MHz时钟输入。
在4.096兆赫的时钟信号必须被锁相至16.384兆赫。
时钟。 C4I的下降沿被用于时钟的帧脉冲（ F0i ） 。
输出使能（输入） 。
低电平时，输出数据总线（串行或并行）正在积极推动。
当设置为高电平时，输出的总线驱动器被禁用。在串行到并行模式，则输出
立即停用后， OE为高电平。请参阅图6和图21，用于计时信息
关于并行到串行模式。
2.048 / 4.096 Mbit / s的选择（输入） 。
选择数据速率的时分多路复用
串行数据流。当接低电平时，数据速率为2.048兆比特/秒。当接高电平时，数据速率为
4.096兆位/秒。
模式控制-A （输入） 。
该设备将执行串行时此并行转换
输入接低电平。当输入引脚拉高，器件工作在并行到串行模式。
内部连接。
必须连接到V
SS
对于器件正常工作。
内部连接。
应悬空。
连接内存帧脉冲（输出） 。
标称8 kHz的频率帧信号;
变低71 （CKD = 0）或68 （CKD = 1） C 16的时钟周期确定的帧边界之前
通过F0i 。该信号在一个典型的千片或2k的开关配置用于通过所述连接存储器。
参见图15定时信息。
2-127
41
42
C4i
OE
43
2/4S
44
45
46
47
MCA
IC
IC
CFPO
MITEL [ MITEL NETWORKS CORPORATION ]
