MT9085
CMOS
引脚说明（续）
针＃
48
名字
DFPO
描述
数据存储器帧脉冲（输出） 。
在构图标称4 kHz的频率信号;变化
通过F0i建立的帧边界之后的状态64 （CKD = 0）或65 （CKD = 1） C 16个时钟周期。
这个信号是DFPo的互补。参见图15定时信息。该信号用来
通过SMXs （ MT9080s ）组成的数据存储在一个典型的1K或2K交换机配置。
帧类型0信号（输出） 。
8 kHz的输出由PAC帧信号指示
帧边界同步到C16 。这个成帧信号对准-C 40和输出由
该委员会在一个典型的交换机配置的其他设备使用。参阅图4和图5为
功能时序信息。
帧类型0信号（ TTL兼容的输入） 。
这个输入信号确立了帧
边界为串行输入/输出数据流。 C4I继落在第一个下降沿
F0i的边缘确定帧边界。请参考图13，用于计时信息。
16 MHz的时钟输入。
该引脚的16.384 MHz的时钟信号输入端必须锁相
在4.096 MHz的时钟输入的C4I系统。参见图13定时信息。
地面上。
电源输入。 + 5V 。
数据存储器帧脉冲（输出） 。
4 kHz的帧信号;状态改变64 （ CKD = 0 ）或65
通过F0i建立的帧边界之后（CKD = 1） C 16个时钟周期。这个信号是一个
补充DFPo的。参见图15，该信号被用来由SMXs （ MT9080s ）构成
数据存储在一个典型的2K交换机配置。
4.096 MHz的时钟输出。
这是从16 MHz主衍生的4.096 MHz的时钟信号
时钟输入为C16 。 -C 40的下降沿在再生帧的中间时
脉冲输出F0o 。参阅图4和图5进行功能的时序信息。
2.048 MHz的时钟输出。
这是从16 MHz主衍生的2.048 MHz的时钟信号
时钟输入。该时钟信号的上升沿，在再生帧的中间时
脉冲输出F0o 。参阅图4和图5进行功能的时序信息。
无连接。
地面上。
模式控制-B （输入） 。
此控制输入执行两种不同的功能，这取决于
MCA引脚的状态。
在并行至串行模式（MCA = 1）， MCB定义了时钟边沿锁存的数据。
MCB=0
并行总线上的数据被锁存到所述设备的每一个第二下降
C16的边缘。参见图6 。
MCB=1
并行总线上的数据被锁存到所述设备与每一个交替的正
时钟边沿。
在串并行模式（MCA = 0）， MCB的引脚控制并行总线驱动器为一体的状态
如下所示：
MCB=0
被使能的输出驱动器，用于只有一半时隙。数据的时钟
列于时隙内的第一个下降沿和残疾人的下一个下降沿
边缘。见图7 。
MCB=1
被启用的信道的持续时间的并行数据总线的输出驱动器
时隙（ 2 C16时钟周期） 。数据同步输出的第一个正
在最后边的时隙和残疾人中的优势。
并行输入/输出数据总线。
此8位数据总线是串行到并行模式的输出
MCA（ = 0），并且以串行模式的输入并联（MCA = 1）。数据移入和移出的
由C16时钟端口。在CKD引脚的状态决定了关键的相对相位
相对于所述帧脉冲的时钟沿。所有的输入/输出具有内部上拉电阻。请参阅
图6和图7为功能的时序信息。
供应量。
+5V.
49
F0o
50
F0i
51
52
53
54
C16i
V
SS
V
DD
DFPO
55
C4o
56
C2o
57
58
59
NC
V
SS
MCB
60-67
P0-P7
68
V
DD
2-128
MITEL [ MITEL NETWORKS CORPORATION ]
