2006年9月
修订版0.4
针
9
10
16, 18,
21, 23,
25
32, 34,
36, 38,
40
44, 46,
48, 50
29
31
2
3
6
8
11, 52
7, 4, 5
20, 14
17, 22,
26
33, 37,
41
45, 49
28
13
12
15
1, 19,
24, 30,
35, 39,
43, 47,
51
27, 42
PCS5I9775
I / O
我， PD
我， PU
O
O
O
O
我， PU
我， PU
我， PU
我， PU
我， PD
我， PD
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
引脚说明
1
名字
TCLK0
TCLK1
QA（ 4：0 ）
QB （4 ：0）
QC（ 3：0 ）
Fb_out分别
FB_IN
MR＃ / OE
CLK_STP ＃
PLL_EN
TCLK_SEL
VCO_SEL(1,0)
SEL （ A：C ）
FB_SEL(1,0)
VDDQA
VDDQB
VDDQC
VDDFB
AVDD
VDD
AVSS
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
VDD
地
描述
LVCMOS / LVTTL参考时钟输入
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
反馈时钟输出。
连接到FB_IN正常运行。
反馈时钟输入。
连接到Fb_out分别为正常运行。
该输入应该在相同的电压轨作为输入参考
时钟。看
表1中。
输出使能/禁止输入。
SEE
表2中。
时钟停止启用/禁用输入。
SEE
表2中。
PLL使能/禁止输入。
SEE
表2中。
参考选择输入。
SEE
表2中。
VCO分频器选择输入。
SEE
表2,3和4 。
频率选择输入，银行（ A：C ） 。
SEE
表3中。
反馈分频器选择输入。
SEE
表4 。
2.5V或3.3V电源对银行A输出时钟
2,3
2.5V或3.3V电源对银行B输出时钟
2,3
2.5V或3.3V电源对银行C的输出时钟
2,3
2.5V或3.3V的电源反馈输出时钟
2,3
2.5V或3.3V的电源PLL
2,3
2.5V或3.3V的电源供应核心和投入
2,3
模拟地
VSS
供应
地
共同点
NC
无连接
注意事项：
1. PU =内部上拉， PD =内部下拉
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB ， VDDQC和VDDFB功率的更高
电源引脚。
2.5V或3.3V ， 200MHz的， 14输出零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
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PULSECORE [ PulseCore Semiconductor ]
