HYB18T512xxxBF–[2.5…5]
512兆位双数据速率 - 双SDRAM的
表4
对于DDR2-400B性能
–5
DDR2-400B 3-3-3
@CL5
@CL4
@CL3
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
产品型号代码的运行速度
速度等级
马克斯。时钟频率
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
200
200
200
15
15
40
55
1.2
描述
输入锁存差的交叉点
时钟（ CK上升沿和CK下降） 。所有I / O都
与单端DQS的或微分同步
DQS - DQS对在源同步方式。
一个16位的地址总线
×4
和
×8
有组织的
组件和一个15位的地址总线，用于
×16
组件被用来传送行，列和行
解决一个RAS- CAS复用样式信息。
在DDR2器件采用1.8 V
±
0.1 V电源
供应量。自动刷新和自刷新模式
随着各种节电掉电提供
模式。
所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
在DDR2 SDRAM可在PG- TFBGA
封装。
512 - Mb的DDR2 DRAM是一种高速双精度型
数据速率，两种含CMOS DRAM设备
536870912位和内部配置为四核
银行的DRAM 。 512 MB的设备被安排为任
32兆位
×
4 I / O
×4
银行， 16兆
×8
I / O
×
4银行或
8兆位
×16
I / O
×4
银行芯片。这些器件实现
起价400 MB /秒/引脚用于高速传输速率
一般应用。看
to
为
性能数据。
该设备被设计为符合所有DDR2 DRAM
主要特点：
1.
2.
3.
4.
5.
中科院发布与附加延迟，
写延时=读延时 - 1 ，
正常的，实力弱的数据输出驱动器，
片外驱动器（ OCD ）阻抗调整
片上端接（ ODT ）的功能。
所有的控制和地址输入同步
有一对外部提供的差分时钟。
互联网数据表
5
牧师1.05 ， 2007-01
03292006-YBYM-WG0Z
QIMONDA [ QIMONDA AG ]
