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    K4D263238F-QC50 参数 Datasheet PDF下载

    K4D263238F-QC50图片预览
    型号： K4D263238F-QC50
    PDF下载： 下载PDF文件 查看货源
    内容描述： 1M X 32位×4银行双数据速率同步DRAM与双向数据选通和DLL [1M x 32Bit x 4 Banks Double Data Rate Synchronous DRAM with Bi-directional Data Strobe and DLL]
    分类和应用： 动态存储器
    文件页数/大小： 17 页 / 238 K
    品牌： SAMSUNG [ SAMSUNG SEMICONDUCTOR ]
     浏览型号K4D263238F-QC50的Datasheet PDF文件第1页浏览型号K4D263238F-QC50的Datasheet PDF文件第2页浏览型号K4D263238F-QC50的Datasheet PDF文件第3页浏览型号K4D263238F-QC50的Datasheet PDF文件第5页浏览型号K4D263238F-QC50的Datasheet PDF文件第6页浏览型号K4D263238F-QC50的Datasheet PDF文件第7页浏览型号K4D263238F-QC50的Datasheet PDF文件第8页浏览型号K4D263238F-QC50的Datasheet PDF文件第9页  
    K4D263238F
    PIN CONFIGURATION
    (Top View)
    128M DDR SDRAM
    80
    79
    78
    77
    76
    75
    74
    73
    72
    71
    70
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    68
    67
    66
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    64
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    60
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    58
    57
    56
    55
    54
    53
    52
    DQ29
    VSSQ
    DQ30
    DQ31
    VSS
    VDDQ
    N.C
    N.C
    N.C
    N.C
    N.C
    VSSQ
    RFU
    DQS
    VDDQ
    VDD
    DQ0
    DQ1
    VSSQ
    DQ2
    81
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    6
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    8
    9
    51
    50
    49
    48
    47
    46
    45
    44
    43
    A8(AP)
    VDDQ
    VDDQ
    VDDQ
    VDDQ
    VSSQ
    VSSQ
    VSSQ
    VREF
    DQ28
    DQ27
    DQ26
    DQ25
    DQ24
    DQ15
    DQ14
    DQ13
    DQ12
    DQ10
    DQ11
    VDD
    DM3
    DM1
    CKE
    DQ9
    DQ8
    VSS
    CK
    CK
    MCL
    A7
    A6
    A5
    A4
    VSS
    A9
    N.C
    N.C
    N.C
    N.C
    N.C
    N.C
    N.C
    A11
    A10
    VDD
    A3
    A2
    A1
    A0
    100 Pin TQFP
    20 x 14
    mm
    2
    42
    41
    40
    39
    38
    37
    36
    35
    34
    33
    32
    31
    0.65mm pin Pitch
    VSS
    WE
    CAS
    RAS
    VSSQ
    VSSQ
    VDD
    VDDQ
    VDDQ
    VDDQ
    VSSQ
    VDDQ
    CS
    DQ3
    DQ4
    DQ5
    DQ6
    DQ7
    DQ16
    DQ17
    DQ18
    DQ19
    DQ20
    DQ21
    DQ22
    DQ23
    DM0
    PIN DESCRIPTION
    CK,CK
    CKE
    CS
    RAS
    CAS
    WE
    DQS
    DMi
    RFU
    Differential Clock Input
    Clock Enable
    Chip Select
    Row Address Strobe
    Column Address Strobe
    Write Enable
    Data Strobe
    Data Mask
    Reserved for Future Use
    BA
    0
    , BA
    1
    A
    0
    ~A
    11
    DQ
    0
    ~ DQ
    31
    V
    DD
    V
    SS
    V
    DDQ
    V
    SSQ
    MCL
    Bank Select Address
    Address Input
    Data Input/Output
    Power
    Ground
    Power for DQ
    ′
    s
    Ground for DQ
    ′
    s
    Must Connect Low
    DM2
    BA0
    - 4 -
    Rev 1.1 (May 2003)
    BA1

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