K4S161622E
参数
CLK周期时间
行有效至行主动延迟
RAS到CAS延迟
行预充电时间
行活动时间
行周期时间
符号
-55
t
CC（分钟）
t
RRD （分钟）
t
RCD （分钟）
t
RP （分钟）
t
RAS （分钟）
t
RAS （最大）
t
RC
(
民
)
55
60
5.5
11
16.5
16.5
38.5
-60
6
12
18
18
42
VERSION
-70
7
14
20
20
49
100
69
70
-80
8
16
20
20
48
CMOS SDRAM
-10
10
20
20
20
48
70
单位
ns
ns
ns
ns
ns
us
ns
2.最小的延迟才能完成写操作。
3.所有部件，使每一个周期的列地址的变化。
4.如遇行预充电中断，自动预充电和读取突发停止。
5.此外，支持TRDL = 2CLK为 - 60其中一部分是由斗码"J"区别。
从下一代， TRDL将是每时钟频率只2CLK 。
AC特性
（交流工作条件，除非另有说明）
参数
CAS延时= 3
CAS延时= 2
CLK为有效
输出延迟
输出数据
CLK高脉冲
宽度
CLK低脉冲
宽度
输入建立时间
输入保持时间
CLK到输出中低Z
CLK到输出
在高阻
CAS延时= 3
CAS延时= 2
CAS延时= 3
CAS延时= 2
CAS延时= 3
CAS延时= 2
CAS延时= 3
CAS延时= 2
t
SH
t
SLZ
t
SHZ
t
SS
t
CL
CAS延时= 3
CAS延时= 2
t
OH
t
CH
t
SAC
符号
民
CLK周期时间
t
CC
5.5
-
-
-
2
2
3
2
3
1.5
2
1
1
-
-
-
-
5
6
-
-
5
6
-
-
-55
最大
1000
民
6
-
-
-
2.5
2.5
3
2.5
3
1.5
2
1
1
-
-
-
-
5.5
6
-
1.75
2
1
1
-
-
-
-
5.5
6
1
1
-
-
-
-
6
6
1
1
-
-
-
-
6
8
ns
ns
ns
3
2
-
2
-
2.5
-
ns
3
-
3
-
3
-
3.5
-
ns
3
5.5
6
-
-
-60
最大
1000
民
7
10
-
-
2.5
3
5.5
6
-
-
-70
最大
1000
民
8
10
-
-
2.5
3
6
6
-
-
-80
最大
1000
民
10
12
-
-
2.5
3.5
6
8
-
-
ns
ns
2
3
ns
1, 2
-10
最大
1000
ns
1
单位
记
注意：
1.参数取决于编程CAS延迟。
2.如果时钟上升时间长于1ns的， （文/ 2-0.5 ）纳秒应该被添加到该参数。
3.假设输入的上升和下降时间（tr & TF） = 1ns的。
如果TR & TF长于1ns的，短暂的时间补偿应该考虑，
即， [ （文+ TF） / 2-1]纳秒应该被添加到该参数。
1.1版03月
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