Si5326
1.功能描述
该Si5326是一个抖动衰减时钟精度
乘数为需要分1个PS抖动的应用
性能。该Si5326接收双时钟输入
从2千赫兹至710兆赫和产生两个
独立，同步时钟输出，从
2 kHz至945 MHz和选择频率为1.4 GHz 。
该器件可提供几乎任何频率转换
在整个这个操作范围相结合。独立
分频器可用于每个输入时钟和输出
时钟，因此Si5326可以接受的输入时钟以不同的
频率，它可以在生成输出时钟
不同的频率。该Si5326输入时钟频率
和时钟倍频比例均通过
我的
2
C或SPI接口。 Silicon Laboratories公司提供
基于PC机的软件实用程序， DSPLLsim ，可以使用的
以确定一个最佳的PLL分频器设置
给定的输入频率/时钟倍频比
组合，最大限度地减少相位噪声和功耗
消费。该实用程序可以从以下网址下载
.
该Si5326基于Silicon Laboratories的3rd-
代DSPLL
®
技术，它提供任何─
在一个速率频率合成和抖动衰减
高度集成的PLL的解决方案，省去了
为外部VCXO和环路滤波器元件。该
Si5326 PLL环路带宽是数字可编程
和支持一系列从60赫兹到8.4千赫。该
DSPLLsim软件实用程序可以用来计算有效
对于给定的输入时钟环路带宽设置
频率/时钟倍频比。
的Si5326支持两者之间无中断切换
符合GR- 253 -CORE和GR-输入时钟
1244 -CORE ，大大减少传播
一个输入过程中相瞬变的时钟输出
时钟跳变（ <200 ps的典型值） 。手动和自动
可逆的和不可逆的输入时钟切换选项
是可用的。该Si5326监控两个输入的时钟
信号丢失，并提供一个LOS告警检测时
缺少对任一输入时钟脉冲。该装置
监视PLL的锁定状态。锁定检测
算法的工作原理是连续检测阶段
相对于输入时钟的相位的
反馈时钟。该Si5326还监测频率
偏移报警（ FOS ），这表明，如果一个输入时钟是
指定的频率精度相对于一个内
频率的基准时钟。这两个阶层3 / 3E和
SONET最小时钟（ SMC ） FOS阈值
支持。
该Si5326提供数字保持功能，它允许
该设备继续稳定输出的代
时钟时，所选择的输入基准丢失。中
数码持有的DSPLL产生一个输出频率
6
基于存在一个历史平均频率
固定的时间错误的事件发生之前，
消除相位和频率瞬变的影响
这可能会立即发生的数字保持前。
精细的相位调整是可用的，并使用该设置
平
寄存器位。标称范围和分辨率
该
FLAT [14 ：0]
延迟调整字是： ± 110 ps的
分别3.05 ps的。
该Si5326拥有两个差分时钟输出。该
每个时钟输出的电格式是独立地
可编程，支持LVPECL ， LVDS ， CML或
CMOS负载。如果不要求，所述第二时钟输出
可断电，以减少电力消耗。
所选择的输入时钟之间的相位差
和输出时钟是可调节在200 ps递增
系统偏移控制。之一，此外，在相
输出时钟可以相对于的相位进行调整
另一输出时钟。该决议由不同
800 ps至2.2根据PLL分频设置纳秒。
咨询DSPLLsim组态软件
确定对于给定输入的相位偏移量的分辨率
时钟/时钟倍频比例组合。面向系统
级调试，旁路模式可用它
驱动输出时钟直接从输入时钟，
绕过内部DSPLL 。器件上电
由一个单一的1.8 ， 2.5或3.3 V电源。
1.1 。外部参考
产品编号7MA1400014 。外部的38.88MHz
从高品质的OCXO和TCXO时钟，也可以
用作该装置的参考。
在数字保持的DSPLL依然锁定该
外部参考。任何改变这种频率
当DSPLL是数字保持基准会
通过该装置的输出进行跟踪。需要注意的是晶体
可以有温度变化比较敏感。
1.2 。进一步的文档
咨询Silicon Laboratories的任意频率精密
时钟系列参考手册（ FRM）的更多
关于Si5326的详细信息。该FRM可
从下载
.
Silicon Laboratories公司开发了一个基于PC的
软件实用程序叫DSPLLsim来简化设备
配置，包括频率规划和环
带宽选择。该实用程序可以下载
从
.
机密版本0.2
SILABS [ SILICON LABORATORIES ]
