FDS_6533_6534_004
71M6533 / 71M6534数据表
对于价值观的CAL分配
SLOTn_SEL
和
SLOTn_ALTSEL
寄存器假设7个时隙
（ MUX_DIV = 7），用于三个电压和电流的相位加上附加的中性线电流的处理。
信号的数字， CE内存地址，和模拟信号之间的相关性是由于在
对于三个电压和电流的相位在一个典型的多相电表的处理不中立
测量，
MUX_DIV
被设定为6 ，并
SLOT6_SEL
以及
SLOT6_ALTSEL
将是空的。
表1：信号选定为与ADC
SLOTn_SEL
和
SLOTn_ALTSEL
（ MUX_DIV = 7 ）
普通插槽
时隙
典型的选择
注册
SLOT0_SEL
SLOT1_SEL
SLOT2_SEL
SLOT3_SEL
SLOT4_SEL
SLOT5_SEL
SLOT6_SEL
SLOT7_SEL
SLOT8_SEL
SLOT9_SEL
信号
数
0
1
2
3
4
5
6
–
–
–
信号
ADC
IA
VA
IB
VB
IC
VC
ID
–
–
–
注册
SLOT0_ALTSEL
SLOT1_ALTSEL
SLOT2_ALTSEL
SLOT3_ALTSEL
SLOT4_ALTSEL
SLOT5_ALTSEL
SLOT6_ALTSEL
SLOT7_ALTSEL
SLOT8_ALTSEL
SLOT9_ALTSEL
备用插槽
典型的选择
信号
数
A
1
B
3
4
5
6
信号
ADC
温度
VA
VBAT
VB
IC
VC
ID
0
1
2
3
4
5
6
每个多路转换器的状态的持续时间取决于由FIR处理的ADC样本的数目，
这是由设置
FIR_LEN 。
每个复用器国家将开始CK32的上升沿。 FIR转换
要求1 ，2或3 CK32周期。 CK32周期的数目由下式确定
FIR_LEN 。
1.2.3
A / D转换器（ ADC ）
单Δ-Σ A / D转换器的数字化电压和电流输入到71M6533 / 71M6534 。该
ADC的分辨率是使用可编程的I / O RAM寄存器
M40MHZ
和
M26MHZ
（见
表2 ： ADC分辨率
设置为[ M40MHZ ，
M26MHZ]
[00] ，[10]或[11]中
FIR_LEN
0
1
2
0
1
2
FIR CE周期
138
288
384
186
384
588
决议
18位
21位
22位
19位
22位
24位
[01]
每个ADC转换的起始由MUX_CTRL如上所述的被控制。在每个ADC的端
转换，FIR滤波器输出的数据被存储到由MUX选择确定的CE RAM位置。
1.2.4
FIR滤波器
的有限脉冲响应滤波器是ADC的一个组成部分，它是为使用而优化的multip-
词法分析器。 FIR滤波器的目的是为了消灭ADC输出到所期望的分辨率。在结束时
每个ADC转换，输出数据被存储在由multip-确定的固定CE RAM位置
如图词法分析器选择
FIR数据存储LSB有道理，但左移8位。
v1.1
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