怀特电子设计
WED3C7410E16M-XBHX
初步
表1： L2CR位设置
位
0
名字
L2E
功能
L2启用。使二级高速缓存操作（包括监听）开始下一个事务的L2高速缓存单元接收。前
使L2高速缓存，二级时钟必须CON组fi通过L2CR [ 2CLK ] ，并且L2的DLL gured必须稳定。所有其他L2CR位
必须正确设置。 L2高速缓存可能需要全局失效。
L2数据的奇偶校验启用。启用奇偶产生和校验的L2数据RAM接口。禁用时，产生的
平价始终是零。 L2奇偶校验是由WEDC的WED3C7410E16M - XBHX支持，但依赖于应用程序。
L2的大小，应根据私有内存设置的大小设置。总的SRAM空间为2M字节（ 256Kx72 ） 。看到二级缓存/
私有内存CON连接gurations表中，摩托罗拉的用户手册。
L2时钟比率（核心到L2分频器） 。特定网络上课基于从核心时钟频率的时钟分频比的L2数据
RAM接口是在运行。当这些位被清除时， L 2时钟停止，并且片上DLL中的L2接口是
禁用。为非零值时，处理器将生成的L2时钟和片上DLL被启用。经过L2时钟比率
选定后， DLL必须稳定L2接口可以启用之前。将得到的二级时钟频率不能比慢
在60X总线接口的时钟频率。
000
001
010
011
100
101
110
111
7–8
L2RAM
L2时钟和DLL禁用
÷ 1
÷ 1.5
÷ 3.5
÷ 2
÷ 2.5
÷ 3
÷ 4
1
2–3
4–6
L2PE
L2SIZ
L2CLK
L2 RAM型精读科幻居雷什的L2内存接口采用同步SRAM的类型：
•流水线（寄存器 - 寄存器）同步突发静态存储器，在时钟的地址和时钟数据出
7410不爆的数据到L2高速缓存，它会生成一个地址为每个访问。
10 ：流水线（寄存器 - 寄存器）同步突发SRAM - 设置为WED3C7410E16M ， XBHX
只有L2数据。在L2高速缓存设置此位enablesÚdata只操作。当此位被置位，从L1数据仅成交
高速缓存可以被缓存在L2高速缓存。 L1指令高速缓存操作会被服务的指令的地址已在L2
高速缓存;然而，二级缓存不会重载的L1指令高速缓存未命中。请注意，设置两个L2DO和L2IO有效
锁定的L2高速缓存。
L2全局无效。设置L2I L2缓存全局通过清除L2状态位无效。该位不能设置，而L2
缓存被启用。看到摩托罗拉的用户手册， L2无效宣告请求程序。
L2 RAM控制（ ZZ启用） 。设置L2CTL使L2ZZ （低功耗模式）信号，用于高速缓冲存储器RAM中的自动操作。
睡眠模式是通过所述
WED3C7410E16M-XBHX.
虽然L2CTL是断言， L2ZZ自动断言设备时，
进入打盹或睡眠模式和自动否定时，器件退出打盹或睡眠模式。该位不应该被设定时
设备处于休眠模式窥探是通过QACK中的无效进行。
L2直写。设置L2WT选择写模式（而不是默认的回写模式），这样所有写入二级缓存
还写通过至系统总线。对于这些写操作，二级缓存条目将始终标记为干净（价值unmodi网络版），而不是
脏（价值莫迪网络版） 。之后的二级缓存被启用为先前作案网络版线条可以得到这一点绝不能断言
说是干净的（价值unmodi网络版）正常工作期间。
L2的测试支持。设置L2TS导致从而导致的L1数据高速缓存的高速缓存块推
DCBF
和
dcbst
说明会
仅被写入到L2高速缓存和标记为有效的，而不是仅被写入到系统总线和标识的L2高速缓存无效
如果命中。该位允许
DCBZ / DCBF
被启用的L1高速缓存中使用的指令序列来容易地初始化L2高速缓存
与任何地址和数据信息。该位也保持
DCBZ
被广播系统和单拍上的说明
被写入到系统总线中的L2高速缓存存储射门。
L2输出保持。这些位精读音响gure输出保持时间为地址，数据和控制驱动到L2的数据RAM中的信号。
01 ： 0.8ns保持时间 - 设置为WED3C7410E16M ， XBHX
9
L2DO
10
11
L2I
L2CTL
12
L2WT
13
L2TS
14–15
L2OH
2004年7月
第0版
9
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