怀特电子设计
WED3C7410E16M-XBHX
初步
封装引脚清单（续）
信号名称
系统时钟
TA ＃
TBEN
TBST ＃
TCK
TDI （ 6 ）
TDO
茶＃
TMS （6）
TRST ＃ （ 6 ）
TS ＃
TSIZ[0-2]
TT[0-4]
V
CC
(2)
WT ＃
引脚数
C9
H14
C2
A14
C11
A11
A12
H13
B11
C10
J13
A13 ， D10 ， B12
B13 ， A15， B16 ，C14， C15的
F6 ， F8 ， F9 ， F11 ， G7 ， G10 ， H4 ， H6 ， H8 ， H9 ， H11 ， J6 ， J8 ， J9 ， J11 ， K7 ， K10 ， L6 ， L8 ， L9
D2
活跃
—
低
高
低
高
高
高
低
高
低
低
高
高
—
低
I / O
输入
输入
输入
产量
输入
输入
产量
输入
输入
输入
I / O
产量
I / O
输入
I / O
1.8V
1.8V
1.8V
1.8V (7)
2.5V (7)
3.3V (7)
注意事项：
1.这些仅用于工厂使用的测试信号，并且必须被拉高到0V
CC
正常
机的操作。
2. OV
CC
输入供电的I / O驱动器和V
CC
输入电力提供给所述
处理器核心。
3.允许未来的L2高速缓存的I / O接口的电压变化。
4.允许处理器总线I / O电压的变化，提供连接BVSEL选项
到HRESET ＃ （选择2.5V接口）或GND （选择1.8V接口）或OV
CC
（选择3.3V接口） 。
5.使用9 1现有的无所连接的WEDC的WED3C755A8M - 300BX 。
6.内部上拉的模具。
7. OV
CC
将电力提供给处理器总线，JTAG和除外的所有控制信号
L2高速缓存控制器（ L2CE ， L2WE和L2ZZ ） ; L2OV
CC
将电力提供给L2
高速缓存I / O接口（ L2ADDR （ 0-18 ] ， L2DATA （ 0-63 ） ， L2DP { 0-7]和L2SYNC -OUT ）
和L2控制信号; L2AV
CC
供电到SSRAM核心显存;
和V
CC
将电力提供给处理器核心和PLL和DLL （科幻滤波后
成为AV
CC
和L2AV
CC
分别） 。这些列作为参考
对于支撑在一个给定的信号的标称电压为选择由BVSEL销
CON组fi guration和提供的电压。当Vin或实际值推荐
电源电压见推荐工作条件。
8.
9.
10.
11.
仅适用于7410的输出，是I / O的七百五十五分之七百五。
只有增强模式。
拉高（拉高）在HRESET ＃为60X总线模式。
重用七百五十五分之七百五十○ DRTRY ＃ ， DBIS ＃和TLBISYNC引脚（ DTI1 ， DTI2和EMODE ＃
分别） 。
12.未使用的输出60X总线模式。
13.连接到HRESET ＃触发后上电复位（ POR ）内部存储器测试。
14.忽略的60X总线模式。
2004年7月
第0版
6
怀特电子设计公司• （ 602 ） 437-1520 •www.wedc.com
WEDC [ WHITE ELECTRONIC DESIGNS CORPORATION ]
