040
R
Spartan-3系列FPGA系列：
功能说明
0
0
DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
IOB的
IOB概述
输入/输出模块（IOB ）提供了一个可编程的，
之间的I / O引脚和FPGA的双向接口
内部逻辑。
在IOB的内部结构的简化框图出现
in
内有三个主要信号路径
IOB ：输出路径，输入路径，和三态路径。每
路径具有其自身的一对存储元件可以充当
要么寄存器或锁存器。欲了解更多信息，请参阅
存储元件功能部分。三个主要的信号
路径如下所示：
•
输入路径传送从垫，它是数据
结合到封装引脚，通过一个可选
可编程延迟元件直接与I线。后
延迟元件，有通过一个备用路由
对存储元件的IQ1和IQ2线。该
IOB输出I， IQ1和IQ2全部引到FPGA的
内部逻辑。延迟元件可以被设置，以确保
持有的零时间。
输出路径，开始于01和02行，
通过携带在FPGA内部的逻辑数据
多路转换器，然后一个三态驱动器的IOB
垫。除了这种直接的路径，所述多路转换器
提供给插入的一对存储元件的选择。
三态路径确定时，输出驱动器是
高阻抗。在T1和T2线携带从数据
通过多路复用器到FPGA的内部逻辑
输出驱动器。除了这种直接的路径，则
多路复用器提供给插入一对的选择
存储元件。
所有的信号路径进入的IOB ，包括那些
与存储元件相关联的，具有一个反相器
选项。任何逆变器放置在这些路径是
自动吸收到的IOB 。
•
存储元件的功能
有三对中的每个IOB存储元件的一
对每一个三路。它可以配置
每个存储元件作为一个边沿触发的
D型触发器（ FD）或电平敏感的锁存器（ LD）。
此外，存储元件对的在任一输出路径或
三态路径可与一种特殊的多用
多路复用器产生双倍数据速率（DDR ）的传输。
这是通过同步到取数据来完成
时钟信号的上升沿，并将其转换为位同步
chronized关于上升沿和下降沿。该公
两个寄存器和多路转换器bination被称为
双数据率的D型触发器（ FDDR ） 。
SEE
了解更多
信息。
与存储元件相关联的信号路径
在描述
•
•
表1：
存储元件信号说明
存储
元素
信号
D
Q
CK
CE
SR
转
描述
数据输入
数据输出
时钟输入
时钟使能输入
置位/复位
反向
功能
在此输入数据被存储在CK的活性边缘通过的CE激活。对于锁存操作时，
输入使能时，数据直接传递到输出端Q.
此输出的数据反映了存储元件的状态。对于操作，在一个闩锁
透明模式下，Q将反映在D中的数据
在这个输入通过CE信号的有效边沿认定时，将数据加载到所述存储元件。
当断言，此输入使CK 。如果没有连接，CE默认为激活状态。
强制存储元件进入由SRHIGH指定国家/ SRLOW属性。该
同步/异步属性设置确定如果SR输入同步于时钟或没有。
与SR一起使用。强制存储元件进入相反的是什么呢SR的状态。
©2004 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
1
XILINX [ XILINX, INC ]
