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CY7C1352B-100AC 参数 Datasheet PDF下载

CY7C1352B-100AC图片预览
型号: CY7C1352B-100AC
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内容描述: 256K ×18 Pipilined SRAM与NOBL架构 [256K x 18 Pipilined SRAm with NoBL Architecture]
分类和应用: 静态存储器
文件页数/大小: 12 页 / 190 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
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初步
突发写入访问
该CY7C1352B有一个片上的突发计数器,其允许
用户提供一个单一的地址,并进行到能力
四个写入操作,而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始AD-
打扮,如上面的单次写入访问部分描述。
CY7C1352B
当ADV / LD驱动为高电平在随后的时钟的上升,
该芯片使能( CE
1
,CE
2
和CE
3
),我们输入时,忽略
接异或和突发计数增加。正确的
BWS
[1:0]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
周期说明真值表
[
1, 2, 3, 4, 5, 6
]
手术
取消
暂停
开始阅读
开始写
突发读
手术
地址
二手
-
国内
CE
1
X
0
0
X
CEN
0
1
0
0
0
ADV /
LD /
L
X
0
0
1
WE
X
X
1
0
X
BWS
x
X
X
X
有效
X
CLK
L-H
L-H
L-H
L-H
L-H
评论
I / O的三态下接下来的市盈率
ognized时钟。
时钟被忽略,所有的操作
暂停。
地址锁存。
地址锁存,数据呈现
两个有效的时钟之后。
突发读操作。上一页AC-
塞斯是一个读操作。 AD-
连衣裙在内部递增
与模式的状态相结合。
突发写操作。上一页AC-
塞斯是一个写操作。 AD-
连衣裙在内部递增
与模式的状态相结合。
字节写入由下式确定
BWS
[1:0]
.
突发写
手术
国内
X
0
1
X
有效
L-H
交错突发序列
第一次
地址
AX + 1 ,斧
00
01
10
11
第二
地址
AX + 1 ,斧
01
00
11
10
第三
地址
AX + 1 ,斧
10
11
00
01
第四
地址
AX + 1 ,斧
11
10
01
00
线性突发序列
第一次
地址
AX + 1 ,斧
00
01
10
11
第二
地址
AX + 1 ,斧
01
10
11
00
第三
地址
AX + 1 ,斧
10
11
00
01
第四
地址
AX + 1 ,斧
11
00
01
10
写周期说明
[1, 2]
功能
写入任何字节
写字节0
( DQ
[7:0]
和DP
0
)
写字节1
( DQ
[15:8]
和DP
1
)
写的所有字节
WE
1
0
0
0
0
BWS
1
X
1
1
0
0
BWS
0
X
1
0
1
0
注意事项:
1, X = “无所谓” , 1 =逻辑高电平, 0 =逻辑低电平,CE代表所有的芯片使能有效。 BWSx = 0表示的至少一个字节写选有效, BWSx =
有效意味着所需的字节写选择都有效,请参见写周期说明表的详细信息。
2.写由WE和BWS定义[ 1 : 0 ] 。见写周期说明表的详细信息。
3. DQ和DP引脚由当前周期和所述参考信号的控制。
4. CEN = 1插入等待状态。
5.设备将开机了取消和I / O的一个三态条件下,无论OE 。
6.假设OE低。
5