初步信息
L9D125G80BG4
2.5 GB， DDR - SDRAM集成模块（ IMOD ）
P
in
/B
所有
l
OCATIONS
/D
eFinitions和
F
UNCTIONAL
D
ESCRIPTION
BGA地点
F4 ，F16 ，G5， G15 ，K1，
K12 ，L2， L13 ， N6 ，M8
符号
TYPE
描述
CK
X
， CK
X
\\ CNTL 。输入
钟： CKX和CKX \\是差分时钟输入。所有地址和控制输入信号
采样CKX的上升沿和CKX \\下降沿的交叉。输出数据
（DQ的和DQS ）为参考的差分时钟输入端的交叉点。
G4， G16 ，K2， K13 ，M6
CKE
x
CNTL 。输入
时钟使能： CKE控制时钟输入端。 CKE高使， CKE低禁止时钟
输入引脚。驾驶CKE低提供预充电掉电。 CKE是同步的
用于掉电出入境，并为自刷新进入CKE是异步的
自刷新退出和禁用输出。 CKE必须保持高通量
读取和写入访问。输入缓冲器是在掉电模式下，输入缓冲器被禁用
在自刷新被禁用。 CKE是SSTL- 2输入，但会检测LVCMOS
V后为低电平
CC
被施加。
G1， G13 ，K4， K16 ，M12
CS
X
\
CNTL 。输入
芯片选择： CSX \\使每个五（ 5 ）集成的命令寄存器（S ）
话。所有的命令都被屏蔽（注册）高配CSX \\驱动真实的。 CSX \\提供
在与多家银行系统外字/行选择。 CSX \\被认为是部分
命令代码。
F12 ，G2， K15 ，L5 M11
F 1， G12 ，L4， L16 ， M9的
F2， F13， L15 ，M4， M10的
E2 ，E4， E13 ， F15 ，M2
RAS
X
\
CAS
X
\
WE
X
\
DQML
X
,
CNTL 。输入
行地址选通：指令输入与CASx \\和WEX \\
CNTL 。输入
列地址选通：指令输入与RASx \\和WEX \\
CNTL 。输入
写（字）指令输入与CASx \\和RASx \\
CNTL 。输入
输入数据掩码： DQM是输入掩码信号进行写操作。输入数据被屏蔽
当DQML / HX是在写访问DQML时间采样为高/ HX采样上都
DQSL / HX的边缘。
M5 ， M7 ， M13 ， M15 ， N11
DQMH
X
E5, E6, E7, E10, E11,
F5 ，K5， L12， N5 ， N12
E12
DQSL
X
,
DQSH
X
VREF
等级REF
输入
数据选通：上读取数据，并输入标志上写数据输出标志。 DQS是边沿对齐
与读取数据，集中在写入数据的操作。
参考电压
地址输入：提供行地址为ACTIVE命令和列地址
和自动预充电位（A
10
）的读/写命令，选择一个位置出来的
在所选择的A银行的总阵
10
在预充电命令阻止 - 采样
矿山是否预充电适用于一个银行或全部银行。地址输入也
一个模式寄存器设置命令时提供的操作码。
A7， A8，A9 ， A10， B7，B8 ，
A
0
-A
12
B9 ，B10 ，C7，C8 ，C9，
C10 ， D7
E8, E9
BA
0
， BA
1
输入
银行地址输入：确定哪些银行是活跃在读取，写入或预充电
命令。
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4
高性能，集成的内存模块产品
2009年2月2日LDS - L9D125G80BG4 -C
LOGIC [ LOGIC DEVICES INCORPORATED ]
