CY28326
引脚德网络nition
（续）
PIN号
24
25,29
26
名字
VDD48
AGP0/AGP2
* RatioSEL
/AGP1
VddAGP
VddAGP
PWR
TYPE
I
O
I / O
AGP时钟输出。
上电双向输入/输出。
上电时， RatioSel是
的输入。当电源电压超过输入
阈值电压， RatioSel状态被锁存，该引脚变为
AGP时钟输出。默认情况下上拉。
3.3V电源为AGP时钟输出。
地面AGP时钟输出。
系统复位控制输出。
串行时钟输入。
符合飞利浦的我
2
Ç特定连接的阳离子。
串行时钟输入。
符合飞利浦的我
2
一个C规格
从接收/发送装置。它是在接收数据时的输入。
它是开漏输出确认或传输数据时。
VTT_PWRGD ： 3.3V LVTTL输入，以确定何时FS [ D： A] ，
MODE ， RatioSEL和24_48_SEL输入是有效的，并准备
进行采样。
PD ＃ ：调用省电模式。默认的内部上拉起来。
功率为25 MHz的时钟输出。 3.3V电源。
25 MHz的时钟输出。
地为25 MHz的时钟输出。
CPU时钟输出。
电源为CPU时钟输出。
地为CPU时钟输出。
目前的参考。
精密电阻连接到该引脚，
其连接到所述内部参考电流。
地面输出。
3.3V电源输出
描述
功率为48MHz的时钟输出。
27
28
30
31
32
VddAGP
VssAGP
SRESET ＃
SCLK
SDATA
I
I
O
I
I / O
33
* VTT_PWRG
D / PD ＃
I
34
35,36
37
40
43
46
47
48
VDDSRC
25MHz的[0：1 ]
VSSSRC
VDDcpu
VSScpu
IREF
VSSA
VDDA
VDDSRC
I
O
I
O
I
I
I
I
I
39,38,42,41,45,44 CPU [T / C ] [0 ： 2 ] VDDCPU
表1.频率表
FS （ D： A）
FS（ 3：0 ）
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
PLL齿轮
不变
（万）
25.00258122
37.50387182
75.00774365
37.50387182
75.00774365
75.00774365
75.00774365
75.00774365
18.75193591
25.00258122
37.50387182
37.50387182
18.75193591
25.00258122
37.50387182
37.50387182
CPU （兆赫）
110.0
146.6
220.0
183.3
233.3
266.6
333.3
300.0
100.9
133.9
200.9
166.9
100.0
133.3
200.0
166.6
AGP （兆赫）
73.3
73.3
73.3
73.3
66.7
66.7
66.7
66.7
67.3
67.0
67.0
66.8
66.7
66.7
66.7
66.7
PCI （兆赫）
36.6
36.6
36.6
36.6
33.3
33.3
33.3
33.3
33.6
33.5
33.5
33.4
33.3
33.3
33.3
33.3
SATA （兆赫）
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
VCO （兆赫）
660.00
586.68
440.00
733.33
466.67
533.33
666.67
600.00
807.2
803.4
803.6
667.6
800.00
800.00
800.00
666.67
1.0版， 2006年11月20日
第22页3
SPECTRALINEAR [ SPECTRALINEAR INC ]
