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          目前的晶圆都是由硅元素生产制成，已知硅原子的直径大约是0.22nm，再考虑到原子之间的距离，理论极限               至少是0.5nm，但肯定没有任何公司可以做到。普遍认为3nm将是芯片制程工艺的极限。

　　事实上自从晶体管制造工艺进入10nm时代之后，继续提升制程工艺变得原来越困难，特别是Intel在14nm工艺上足足停留了5年之久，因此想要继续提升芯片性能最好的办法就是另辟蹊径。

　　日前，复旦大学科研团队近日在集成电路基础研究领域取得一项突破。他们发明了让单晶体管“一个人干两个人的活”的新逻辑结构，使晶体管面积缩小50%，存储计算的同步性也进一步提升。

　　复旦大学微电子学院教授周鹏指出：“这项研究工作的核心内容是利用原子晶体硫化钼做出了新结构晶体管。在此基础上，团队发明了新的单晶体管逻辑结构，在单晶体管上实现了逻辑运算的‘与’和‘或’。”因此原先需要2个独立晶体管才能实现逻辑功能，现在只要1个晶体管即可。

　　如果该发明成果成功产业化，将推动集成电路向更轻、更快、更小、功耗更低方向发展。相关研究成果已在线发表于《自然?纳米技术》。

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首款采用该工艺的产品ART2K0FE是一款2kW的晶体管，其频率响应为0至650MHz，采用气腔陶瓷封装。其设计能够承受工业、科学和医疗(ISM)应用中常见的最恶劣的条件，可用于驱动大功率CO2激光器、等离子发生器和一些MRI系统。ART器件之所以适用于这些应用，是因为其可以处理65V条件下高达65:1的驻波比(VSWR)失配，而这在CO2激光器和等离子发生器工作时可能碰到。

　　基于ART工艺开发的器件具有很高的阻抗，因此在开发阶段更容易将其集成到产品中，并确保在批量生产中具有更高的产品一致性。该工艺还可使所开发的器件比LDMOS竞争产品更加高效。这样便可通过节省输入电能，降低发热，来降低最终应用的运营成本。此外，采用该工艺的器件还可实现更高的功率密度，也就是说，它们可以采用更小、更低成本的封装，从而减少其电路板占位面积，进而降低系统成本。

　　ART器件还具有高击穿电压，有助于确保它们在整个预期寿命期间始终如一地可靠工作。埃赋隆半导体还保证这类器件可以供货15年，从而使产品设计人员可以进行长期规划。