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日期：2021-3-24摘要：北京显易科技有限公司小曹： 010-51987308 ；
QQ:1306610685；企业QQ:800062492
邮箱：bjxianyi-4@163.com 网址: www.ic158.com
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大量优势库存
特点
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高性能时钟合成器
使用20 MHz晶振输入产生
多路输出频率
集成负载电容为20 MHz的
振荡器降低了系统成本
所有的PLL环路滤波器元件
集成
产生以下几种时钟：
- REF CLK 20兆赫（缓冲）
- 徐挖CLK 100 MHz的SSC
- DMD CLK 200〜400 MHz的可选
SSC
非常低周期抖动特性：
–
±100
PS在20 MHz输出
–
±75
ps的在100兆赫和200-400兆赫
输出
包括扩频时钟（ SSC ） ，
唐氏价差100 MHz和中心
价差200-400兆赫
HCLK差分输出为100 MHz的
和200-400 MHz时钟
工作于3.3 V单电源
包装TSSOP20
其特点为工业级温度
范围-40° C至85°C
ESD保护超过JESD22
2000 -V人体模型（ A114 -C ） -
MIL -STD -883方法3015
XIN
XOUT
VSS
VDD
20MHZ
VSS
EN
IDO
SDATA
SCLK
CDCDLP223引脚分配
1
2
3
4
5
6
7
8
9
10
TSSOP 20
20
19
18
17
16
15
14
13
12
11
IREF
VDD
100MHZ
100MHZ
VSS
VSS
300MHZ
300MHZ
VSS
VDD
•
•
•
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在100兆赫的HCLK输出提供参考
时钟的XDR时钟发生器（ CDCD5704 ） 。
扩频时钟0.5 ％下降蔓延，
这减少了电磁干扰（EMI） ，
在默认配置被应用。该
扩频时钟（ SSC）的导通和关断
通过串行控制接口。
在300 MHz的HCLK的输出提供了一个200-400兆赫
时钟信号对所述的DLP的DMD的控制逻辑™
控制ASIC 。在20 MHz的步频的选择
可以通过串行控制接口。
扩频时钟与
±1.0%
or
±1.5%
中心传播被应用，其可以通过禁用
串行控制接口
该CDCDLP223设有故障安全启动电路，
这使锁相环只有当一个足够供
施加电压和稳定的振荡被输送
从晶体振荡器。晶后启动
时间和PLL的稳定时间，所有的输出都
准备使用。
该CDCDLP223工作从单一的3.3V电源
其特征是工作在-40 ° C至
85°C.
典型应用
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中央时钟发生器DLP ™系统
描述
该CDCDLP223是一个基于PLL的高性能
这是对DLP使用而优化的时钟合成器™
系统。它采用了20 MHz的晶振来产生
基频和派生的频率
为100 MHz的HCLK和300 MHz的HCLK
输出。另外， CDCDLP223产生
在20 MHz晶体振荡器的缓冲副本
频率为20 MHz的输出端。