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Diaz指出，台积电将一改过去花2年时间跨入下一个制程世代的规划，2014年发表20奈米(nm)方案后，将提早1年在2015年推出16奈米FinFET，以3D结构增加晶体管密度并减少漏电流情形。该公司正携手安谋国际(ARM)、Imagination推动FinFET试产，并加紧研发水浸润式微影(WaterImmersionLithography)双重曝光(Double-patterning)技术，以及极紫外光(EUV)单曝光(SingleExposure)，期提早跨越量产成本门坎。

Diaz也透露，就目前与Imagination的技术合作进展来看，预估2015年16奈米FinFET正式上市后，相较于现有28奈米处理器，内建GPU将达到十倍以上的每秒浮点运算次数(FLOPS)，并将扩增四倍以上频宽，有助在更小的GPU单位面积下，激发更多运算效能。

至于晶圆导线和封装结构部分，台积电也计划以2.5D/3DIC方案，克服高密度芯片整合、散热和连接功耗等问题。Diaz强调，平面式芯片已逐渐面临效能、功耗改善的瓶颈，晶圆厂须取法3D晶体管概念，利用硅穿孔(TSV)等封装技术革新，达成芯片子系统堆栈设计;同时还须针对晶圆后段导线制程(BEOL)导入新一代低介电常数(LowK)材质，以缩减金属导线互连的电阻电容延迟(RCDelay)。

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