ADSP-TS201S TIGERSHARC处理器是一款超高性能静态超标量处理器

主要特征

高达600兆赫，1.67纳秒指令周期率；24M位内部片上DRAM存储器；25 mm×25 mm（576球）热增强球栅阵列封装；双计算块，每个包含一个ALU、一个乘法器、一个移位器、一个寄存器文件和一个通信逻辑单元（CLU）；双整数运算单元，提供数据寻址和指针操作；集成I/O包括14通道DMA控制器、外部端口、四个链路端口、SDRAM控制器、可编程标志引脚、两个定时器和用于系统集成的定时器过期引脚；1149.1符合ieee标准的片上仿真jtag测试接入端口；单精度ieee 32位和扩展精度40位浮点数据格式以及8、16、32和64位定点数据格式。

一般说明

ADSP-TS201S TIGERSHARC处理器是一款超高性能静态超标量处理器，针对大型信号处理任务和通信基础设施进行了优化。dsp结合了非常宽的内存宽度和支持浮点（ieee 32位和扩展精度40位）和定点（8位、16位、32位和64位）处理的双计算块，为数字信号处理器设定了新的性能标准。tigersharc静态超标量体系结构允许dsp每个周期执行最多4条指令，执行24个定点（16位）操作或6个浮点操作。

四个独立的128位宽的内部数据总线，每个连接到6个4M位的内存库，支持四字数据、指令和I/O访问，并提供每秒33.6G字节的内部内存带宽。ADSP-TS201S处理器的核心工作频率为600兆赫，指令周期为1.67纳秒。ADSP-TS201S处理器使用其单指令多数据（SIMD）功能，每秒可执行48亿、40位Mac或12亿、80位Mac。表1显示了数字信号处理器的性能基准。

ADSP-TS201S处理器与其他TigerSharec处理器的代码兼容。功能框图显示了ADSP-TS201S处理器的体系结构块。这些区块包括：

（1）、双计算块，每个块包括一个ALU、多plier、64位移位器、128位CLU、32字寄存器文件和相关的数据对齐缓冲区（DAB）；

（2）、双整数ALU（IAlus），每个ALU都有自己的31字寄存器文件，用于数据寻址和状态寄存器；

（3）、带有指令对齐缓冲区的程序序列器（IAB）和分支目标缓冲区（BTB）；

（4）、一种中断控制器，支持硬件和软件中断，支持电平或边缘触发器，支持优先的嵌套中断；

（5）、四条128位内部数据总线，每条连接到六条4M位内存库；片上DRAM（24M位）；

（7）、提供与主机处理器、多处理空间（DSP）、片外存储器映射外设以及外部SRAM和SDRAM接口的外部端口；14通道DMA控制器；四个全双工LVDS链路端口；

（8）、两个64位间隔计时器和计时器过期引脚；一个1149.1 IEEE兼容的JTAG测试访问端口，用于片上仿真。

图2显示了一个典型的带有外部sram和sdram的单处理器系统。图4显示了一个典型的多处理器系统。

tigersharc dsp采用静态超标量结构。这种结构是超标量的，因为ADSP-TS201S处理器的核心可以同时执行一到四个32位指令，这些指令使用了DSP的双计算块，编码在一个非常大的指令字（VLIW）指令行中。由于dsp在运行时不执行指令重新排序-程序员在运行前选择哪些操作将并行执行指令的顺序是静态的。

除了少数例外，指令行（无论它包含一条、两条、三条或四条32位指令）在10深处理器管道中以一个周期的吞吐量执行。

为了实现最佳的dsp程序执行，程序员在对指令行进行编码时必须遵循dsp的一组指令并行规则。一般来说，dsp可以在每个周期并行执行的指令的选择取决于每个指令所需的指令行资源以及指令中使用的源寄存器和目标寄存器。程序员可以直接控制三个核心组件：IAlus、计算块和程序序列器。

在大多数情况下，ADSP-TS201S处理器有一个完全互锁的两个周期执行管道，因此当计算结果不能用于依赖它的另一个操作时，DSP会根据需要自动插入一个或多个暂停周期。使用无依赖性指令的高效编程可以消除大多数计算和内存传输数据依赖性。

此外，ADSP-TS201S处理器支持两种方式的SIMD操作：SIMD计算块和SIMD计算。程序员可以用相同的数据（广播分布）或不同的数据（合并分布）加载两个计算块。

双计算块

ADSP-TS201S处理器具有计算块，可以作为单指令多数据（SIMD）引擎单独或一起执行计算。每个周期，dsp可以为每个计算块发出最多两条计算指令，指示alu、乘法器、移位器或clu执行独立的同时操作。每个计算块可以与另一个块中的操作并行执行八个8位、四个16位、两个32位或一个64位simd计算。这些计算单元支持ieee 32位单精度浮点、扩展精度40位浮点以及8、16、32和64位定点处理。

在汇编语法中，计算块称为x和y，每个块包含四个计算单元：alu、乘法器、64位移位器、128位clu和32字寄存器文件。

（1）、寄存器文件每个计算块有一个多端口32字全正交寄存器文件，用于在计算单元和数据总线之间传输数据，以及存储中间结果。指令可以单独访问寄存器文件中的寄存器（字对齐）、两组（双对齐）或四组（四对齐）。

（2）、ALU ALU以固定和浮点格式执行一组标准的算术运算。它还执行逻辑操作。

（3）、乘法器乘法器执行定点和浮点乘法以及定点乘法和累加。

（4）、移位器64位移位器执行逻辑和算术移位、位和位流操作以及字段存放和提取操作。

（5）、通信逻辑单元（CLU）-该128位单元提供网格解码（例如，维特比和turbo解码器），并为CDMA通信应用（例如，芯片速率和符号速率函数）执行复杂的相关性。

使用这些功能，计算块可以：

（1）、每周期峰值提供8个mac，每周期持续16位性能提供7.1个mac，每周期峰值提供2个mac，每周期持续32位性能提供1.8个mac（基于fir）；

（2）、每周期执行6个单精度浮点或24个定点（16位）操作，提供3.6G触发器或14.4G/s的常规操作性能600兆赫；

（3）、每个周期执行两个复杂的16位mac；在一个周期内执行八个网格蝴蝶。

数据对齐缓冲区（DAB）

dab是一个四字fifo，允许从非对齐地址加载四字数据。通常，加载指令必须与其数据大小对齐，以便从四元对齐的地址加载四元字。使用dab可以显著提高一些应用程序的效率，例如fir滤波器。

双整数运算单元

ADSP-TS201S处理器有两个IAlu，它们提供强大的地址生成功能并执行许多通用整数运算。在汇编语法中，IAlus称为j和k，具有以下特性：

（1）、为数据和更新指针提供内存地址•支持循环缓冲和位反向寻址；

（2）、执行通用整数运算，提高编程灵活性；

（3）、为每个IAlu包括一个31字的寄存器文件；

作为地址生成器，IAlus执行立即或间接-γ静态超标量是模拟设备公司的商标。rect（修改前和修改后）寻址。它们执行模和位反转操作，不受模数据缓冲区放置的内存地址限制。每个IAlu都可以指定从内存访问单、双或四字。

IAlus具有对循环缓冲区、位反转和零开销循环的硬件支持。圆形缓冲器有助于对数字信号处理中所需的延迟线和其他数据结构进行有效编程，它们通常用于数字滤波器和傅里叶变换。每个IAlu为四个循环缓冲区提供寄存器，因此应用程序总共可以设置八个循环缓冲区。IAlus自动包装地址指针，减少开销，提高性能，并简化实现。循环缓冲区可以在任何内存位置开始和结束。因为ialu的计算管道是一个循环深，在大多数情况下，整数结果在下一个循环中可用。如果结果在给定周期内不可用，硬件（寄存器依赖项检查）将导致暂停。

程序定序器

ADSP-TS201S处理器的程序序列器支持以下功能：

在汇编和C/C++语言中具有灵活编程的完全可中断编程模型；处理高吞吐量和没有中断指令周期的硬件中断。

（1）、10周期指令管道四周期获取管道和六周期执行管道计算结果在操作数可用后两个周期可用;

（2）、提供指令获取内存地址；序列器的指令对齐缓冲区（IAB）缓存多达五条等待执行的获取的指令行；程序序列器从IAB中提取一条指令行，并将其分发给适当的核心组件以供执行;

（3）、根据跳转、调用、rti、rts指令、循环结构、条件、中断和软件异常确定的程序结构和程序流的管理;

（4）、分支预测和128入口的分支目标缓冲区（BTB），以减少分支延迟，有效执行有条件和无条件的分支指令和零开销循环；正确预测的分支出现零开销循环，克服了五到九级分支惩罚;

（5）、压缩代码，无需在内存中对齐代码；IAB处理对齐。

中断控制器

dsp支持嵌套和非嵌套中断。每个中断类型在中断向量表中都有一个寄存器。另外，每个在中断锁存寄存器和中断掩码寄存器中都有一个位。所有中断都固定为电平敏感或边缘敏感，除了IRQ3–0硬件中断，这是可编程的。

dsp区分硬件中断和软件异常，对它们进行不同的处理。当发生软件异常时，dsp中止指令管道中的所有其他指令。当硬件中断发生时，dsp继续执行已经在指令管道中的指令。

灵活指令集

128位指令行最多可包含4条32位指令，可容纳多种并行操作，以实现简洁的编程。例如，一条指令行可以指示dsp有条件地在两个计算块中执行乘法、加法和减法，同时它也分支到程序中的另一个位置。指令集的一些关键特性包括：

（1）、用于通信基础设施的clu指令，用于控制网格解码（例如，viterbi和turbo解码器）和通过复杂相关性进行解扩；代数汇编语言语法；直接支持所有数字信号处理器、图像和视频算法类型；

（2）、不需要切换数字信号处理器硬件模式，因为指令中支持模式作为选项（例如舍入、饱和和其他）；

（3）、在指令中编码的分支预测；启用零开销循环；指令行中编码的并行性；所有指令的条件执行都是可选的；程序和数据存储器之间的用户定义分区。

DSP存储器

DSP的内部和外部内存被组织成一个统一的内存映射，它定义了系统中所有元素的位置（地址），如图3所示。

内存映射被划分为四个内存区域主机空间、外部内存、多处理器空间和内部内存，每个内存空间（主机内存除外）被细分为更小的内存空间。

ADSP-TS201S处理器内部存储器具有24M位片上DRAM存储器，分为6个4M位块（128K字×32位）。每个块m0、m2、m4、m6、m8和m10可以存储程序指令、数据或两者，因此应用程序可以配置内存以满足特定需求。然而，将程序指令和数据放在不同的内存块中，使得dsp能够在执行指令提取时访问数据。每个内存段都包含一个128K位的高速缓存，以实现对内部DRAM的单周期访问。

六个内部存储器块通过交叉连接连接到四条128位宽的内部总线，使dsp能够在同一周期内执行四次存储器传输。dsp的内部总线结构提供了每秒33.6g字节，使内核和I/O能够在每个周期访问8个32位数据字和4个32位指令。数字信号处理器灵活的存储器结构使：

（1）、在同一周期内，对不同内存块进行dsp核心和i/o访问；

（2）、并行一条指令和两条数据访问三个内存块的dsp核心访问；

（3）、程序和数据存储器的可编程分区；

（4）、使用DAB以32位、64位或128位字（16位字）的形式对所有存储器进行程序访问。

外部端口（片外存储器/外设接口）

ADSP-TS201S处理器的外部端口提供了DSP与片外存储器和外围设备的接口。4g字的地址空间包含在dsp的统一地址空间中。

独立的片上总线四条128位数据总线和四条32位地址总线在soc接口处复用，并通过soc总线传输到外部端口，以创建外部系统总线事务。外部系统总线提供单个64位数据总线和单个32位地址总线。外部端口支持通过外部总线每秒1g字节的数据传输速率。

外部总线可以配置为32位或64位littleendian操作。当系统总线配置为64位操作时，外部数据总线的低32位连接到偶数地址，而高32位连接到奇数地址。

外部端口支持流水线、慢速和sdram协议。通过对高阶地址线的片上解码来产生存储组选择信号，从而方便了外部存储器设备和存储映射外设的寻址。

ADSP-TS201S处理器为同步访问提供可编程内存、管道深度和空闲周期；以及外部确认控件，以支持与具有可变访问、保持和禁用时间要求的管道化或慢速设备、主机处理器和其他存储外设的接口。

主机接口

ADSP-TS201S处理器通过外部端口在其外部总线和主机处理器之间提供了一个易于配置的接口（见图4）。为适应多种主机处理器，主机接口支持流水线或慢速协议，用于以从机方式访问主机的ADSP-TS201S处理器，或以流水线方式访问以从机方式访问ADSP-TS201S处理器的主机。每个协议都有可编程的传输参数，如空闲周期、管道深度和内部等待周期。

主机接口支持由主机处理器启动的突发事务。在主机发出突发的起始地址之后断言brst信号，dsp递增地址当主机继续断言brst时，在内部。主机接口提供了一种死锁恢复机制，使主机能够从涉及数字信号处理器。boff信号提供死锁恢复机制。当主机断言boff时，dsp退出当前事务并断言hbg并放弃外部总线。主机可以直接读写ADSP-TS201S处理器的内部存储器，并且可以访问大部分的DSP寄存器，包括DMA控制（TCB）寄存器。向量中断支持高效执行主机命令。

多处理器接口

ADSP-TS201S处理器通过外部端口和链路端口为多处理的DSP系统提供了强大的功能（见图4）。这种多处理能力为处理器间通信提供了最高带宽，包括：

（1）、公共总线上最多8个DSP；

（2）、无胶多处理的片上仲裁；

（3）、用于点对点通信的链路端口；

外部端口和链接端口提供集成的无胶多处理支持，外部端口支持一个统一的地址空间（见图3），使每个ADSP-TS201S处理器的内部存储器和寄存器能够直接在处理器间访问。dsp的片上分布式总线仲裁逻辑为包含多达8个adsp-ts201s处理器和一个主机处理器的系统提供了简单、无胶连接。总线仲裁具有轮流优先权。总线锁支持信号量不可分割的readmodify写入序列。总线公平性特性可防止一个dsp占用外部总线太长时间。

dsp的四个链路端口为处理器间通信提供了第二条路径，吞吐量为每秒4g字节。集群总线提供每秒1g字节的吞吐量，处理器间带宽（受soc带宽限制）总计为每秒4.8g字节。

SDRAM控制器

s dram控制器使用外部端口和sdram控制管脚控制adsp-ts201s处理器向外部同步dram（sdram）和从外部同步dram（sdram）的数据传输，其吞吐量为每sclk周期32位或64位。

SDRAM接口提供了一个无胶接口，标准SDRAM-16M位、64M位、128M位、256M位和512M位。该数字信号处理器直接支持最多4组64M字×32位的sdram。sdram接口被映射到每个dsp的统一内存映射中的外部存储器中。

EPROM接口

ADSP-TS201S处理器可以配置为在复位时通过外部端口从外部8位EPROM引导。一个自动过程（复位后）将程序从eprom加载到内存中。此过程使用16等待每次读取访问的周期。在启动过程中，BMS管脚起到EPROM芯片选择信号的作用。eprom启动过程使用dma通道0，它将字节打包到32位指令。应用程序也可以在正常运行期间通过dma访问eprom（写闪存）。

EPROM或闪存接口未映射到DSP的统一内存映射中。它是一个字节地址空间，最大限制为16M字节（24个地址位）。EPROM或闪存接口可在通过DMA启动后使用。

DMA控制器

ADSP-TS201S处理器的片内DMA控制器有14个DMA通道，无需处理器干预即可提供零开销数据传输。dma控制器对dsp核心独立且不可见地操作，使得dma操作在dsp核心继续执行程序指令时发生。

dma控制器在内部存储器、外部存储器和内存映射外设之间执行dma传输；在公共总线、主机处理器或链路端口i/o上的其他dsp的内部存储器；在外部存储器和外部外设或链路端口i/o之间；以及在外部总线主设备和内部存储器或链路端口i/o之间执行dma传输。控制器执行以下DMA操作：

（1）、外部端口块传输。四个专用的双向dma通道在dsp的内部存储器和外部总线上的任何外部存储器或内存映射外设之间传输数据块。这些传输支持主模式和握手模式协议。

（2）、链路端口传输。八个专用DMA通道（四个传输和四个接收）仅在链路端口之间以及链路端口与内部或外部存储器之间传输四字数据。这些传输仅使用握手模式协议。DMA优先级在四个

接收频道：自动DMA传输。两个专用的单向DMA通道将从外部总线主设备接收到的数据传输到内部存储器或链接端口I/O。这些传输仅使用从设备模式协议，外部总线主设备必须启动传输。

DMA控制器提供以下附加功能：飞车接送。Flyby操作仅通过外部端口（DMA通道0）进行，不涉及DSP核心。dma控制器充当从i/o设备向外部sdram存储器传输数据的管道。

在事务期间，dsp放弃外部数据总线；输出地址和存储器选择（mssd3–0）；输出iord、iowr、ioen和rd/wr选通；并响应ack。

（1）、DMA链接。dma链操作使应用程序能够自动地将一个dma传输序列链接到另一个以进行连续传输。序列可以发生在不同的dma信道上，并且具有不同的传输属性。

（2）、二维转移。dma控制器可以在任何dma发送或接收信道上访问和传输二维存储器阵列。这些传输是通过索引、计数和修改X和Y维度的寄存器来实现的。

链路端口（LVD）

dsp的四个全双工链路端口分别使用低压差分信号（lvds）技术提供额外的四位接收和四位传输i/o能力。由于能够以双倍数据速率操作，在时钟上升和下降边缘以高达500兆赫的频率锁定数据，每个链路端口可以支持高达500兆字节/秒/方向，最大吞吐量为4G字节/秒。

链路端口提供了一个可选的通信通道，在多处理器系统中用于实现点对点处理器间通信。应用程序也可以使用链接端口进行引导。

每个链路端口都有自己的三缓冲四字输入和双缓冲四字输出寄存器。dsp的核心可以直接写入链路端口的发送寄存器并从接收寄存器读取数据，或者dma控制器可以通过八个（四个发送和四个接收）专用链路端口dma信道执行dma传输。

每个链路端口方向都有三个控制其操作的信号。对于发射机，lxclkout是输出传输时钟，lxacki是控制数据流的握手输入，lxbcmpo输出指示块传输已完成。对于接收器，lxclkin是输入接收时钟，lxacko是控制数据流的握手输出，以及lxbcmpi输入表示块传输已完成。LXDATO3–0引脚是发射机的数据输出总线，LXDATI3–0引脚是接收机的输入数据总线。

应用程序可以为发送和接收操作编程单独的错误检测机制（应用程序可以使用校验和机制来实现连续的链路端口传输）、数据包的大小和字节的传输速度。

定时器和通用I/O

ADSP-TS201S处理器有一个定时器管脚（TMR0E），当编程定时器计数器过期时产生输出，以及四个可编程通用I/O管脚（Flag3–0），可以作为单位输入或输出。作为输出，这些管脚可以向外围设备发送信号；作为输入，它们可以提供条件分支的测试。

重置和启动

ADSP-TS201S处理器有三个重置级别：

（1）、上电复位-系统上电后（SCLK，所有静态输入，带引脚稳定），必须断言RST U输入引脚（低）。

（2）、正常复位-对于通电后的任何芯片复位复位时，必须断言RST U IN引脚（低）。

（3）、DSP核心重置-在EMUCTL中设置SWRST位时，DSP核心重置，但不重置外部端口或I/O。

对于正常操作，将RST U OUT引脚连接到Pin in PIN。复位后，ADSP-TS201S处理器有四个启动选项用于开始操作：

（1）、从EPROM启动。

（2）、通过外部主机（主机或其他ADSP-TS201S处理器）启动。

（3）、按链接端口引导。

（4）、未选择从内存地址启动。

使用“无启动”选项，当断言其中一个中断时，ADSP-TS201S处理器必须从内存开始运行。DSP-TS201S处理器内核总是在空闲状态下退出重置并等待中断。中断向量表中的一些中断在重置后初始化并启用。

有关引导选项的更多信息，请参阅模拟设备网站（www.analog.com）上的ee-200:adsp-ts20x tigersharc处理器引导加载程序内核操作。

时钟域

数字信号处理器使用SCLK时钟的计算比率来操作，如图5所示。指令执行率等于cclk。来自sclk的pll生成cclk，cclk被相位锁定。SCLKRATX引脚定义SCLK到CCLK的时钟倍增（见第12页表4）。链路端口时钟由cclk通过软件可编程除数产生，soc总线以1/2cclk工作。到外部和链接端口缓冲区的内存传输以socclk速率运行。SCLK还为外部总线接口提供时钟输入，并为外部总线信号定义AC规范参考。外部总线接口以SCLK频率运行。最大sclk频率是内部dsp时钟（cclk）频率的四分之一。

权力领域

ADSP-TS201S处理器具有用于内部逻辑（VDD）、模拟电路（VDD_A）、I/O缓冲区（VDD_IO）和内部DRAM（VDD_DRAM）电源的独立电源连接。

注意：模拟（VDD_A）电源为时钟发生器PLL供电。为了产生一个稳定的时钟，系统必须为电源输入提供一个干净的电源。设计必须非常注意绕过电源。

滤波参考电压和时钟

图6和图7显示了过滤vref和sclk-vref的可能电路。这些电路为开关电压基准和系统时钟基准提供参考电压。

开发工具

ADSP-TS201S处理器支持一套完整的交叉核心软件和硬件开发工具，包括模拟设备模拟器和VisualDSP++开发环境。支持其他TigerSharec处理器的仿真器硬件也完全模拟ADSP-TS201S处理器。

visualdsp++项目管理环境允许程序员开发和调试应用程序。该环境包括易于使用的汇编程序（基于代数语法）、存档器（库管理员/库生成器）、链接器、加载器、循环精确指令级模拟器、C/C++编译器以及包括DSP和数学功能的C/C++运行时库。这些工具的一个关键点是C/C++代码效率。该编译器已经开发用于C/C++代码到DSP程序集的高效转换。dsp具有提高编译效率的架构特性C/C++代码。

visualdsp++调试器具有许多重要功能。绘图软件包提供了极大的灵活性，从而增强了数据可视化。这种用户数据的图形表示使程序员能够快速确定算法的性能。随着算法复杂性的增加，这种能力对设计者的开发进度会有越来越大的意义，从而提高生产率。统计分析使程序员能够在处理器运行程序时对其进行非侵入式轮询。visualdsp++独有的这一特性使软件开发人员能够被动地收集重要的代码执行度量，而不会中断程序的实时特性。从本质上说，开发人员可以快速有效地识别软件中的瓶颈。通过使用profiler，程序员可以专注于程序中影响性能的那些区域，并采取纠正措施。

用VisualDSP++调试程序调试C/C++和汇编程序，程序员可以：查看混合C/C++和汇编代码（交织源和对象信息）

（1）、插入断点；在寄存器、内存和堆栈上设置条件断点；

（2）、跟踪指令执行；执行程序执行的线性或统计分析；

（3）、填充、转储和以图形方式绘制内存内容；执行源代码级调试；创建自定义调试器窗口。

visualdsp++ide允许程序员定义和管理dsp软件开发。它的对话框和属性页允许程序员配置和管理所有tigersharc处理器开发工具，包括visualdsp++编辑器中的颜色语法突出显示。这种能力允许程序员：控制开发工具如何处理输入和生成输出；与工具的命令行开关保持一对一的通信。

visualdsp++内核（vdk）结合了专门为解决dsp编程的内存和时间限制而定制的调度和资源管理。这些功能使工程师能够更有效地开发代码，从而在开发新的应用程序代码时无需从头开始。vdk特性包括线程、关键和非计划区域、信号量、事件和设备标志。vdk还支持基于优先级、抢占、协作和时间分段的调度方法。此外，vdk被设计成可扩展的。如果应用程序不使用特定功能，则该功能的支持代码将从目标系统中排除。

因为vdk是一个库，所以开发人员可以决定是否使用它。vdk集成到visualdsp++开发环境中，但也可以通过标准的命令行工具使用。当使用vdk时，开发环境帮助开发人员执行许多容易出错的任务，并在调试使用vdk的应用程序时帮助管理系统资源、自动生成各种基于vdk的对象以及可视化系统状态。

VCSE是一种模拟设备技术，用于创建、使用和重用软件组件（具有重要功能的独立模块），以快速可靠地组装软件应用程序。它还用于从web下载组件，将它们放入应用程序，以及从visualdsp++中发布组件存档。VCSE支持C/C++或汇编语言中的组件实现。

使用专家链接器直观地操作代码和数据在嵌入式系统上的位置，以彩色编码的图形形式查看内存使用情况，用鼠标拖动轻松地将代码和数据移动到dsp的不同区域或外部内存，并检查运行时堆栈和堆的使用情况。专家链接器与现有链接器定义文件（ldf）完全兼容，允许开发人员在图形和文本环境之间移动。

模拟设备dsp仿真器利用adsp-ts201s处理器的ieee 1149.1jtag测试接入端口，在仿真过程中对目标板处理器进行监控。模拟器提供全速模拟，允许检查和修改内存、寄存器和处理器堆栈。通过使用处理器的jtag接口确保了非侵入式电路内仿真。仿真程序不会影响目标系统的加载或定时。

除了模拟设备提供的软件和硬件开发工具外，第三方还提供了一系列支持TigerSharec处理器系列的工具。硬件工具包括tigersharc处理器pc插件卡。第三方软件工具包括dsp库、实时操作系统和框图设计工具。

评估工具包

模拟设备提供了一系列EZ-Kit Lite评估平台，可作为一种成本效益高的方法，用于了解有关使用模拟设备处理器、平台和软件工具开发或原型设计应用程序的更多信息。每个EZ-KIT Lite都包括一个评估板以及VisualDSP++开发和调试环境的评估套件，其中C/C++编译器、汇编程序和链接器。还包括示例应用程序、电源和USB电缆。所有软件工具的评估版本仅限于与EZ-Kit Lite产品一起使用。

EZ-Kit Lite板上的USB控制器将板连接到用户PC的USB端口，使VisualDSP++评估套件能够模拟电路中的板上处理器。这允许客户下载、执行和调试EZ-Kit Lite系统的程序。它还允许板上闪存设备的电路内编程来存储用户特定的启动代码，从而使板作为独立单元运行，而无需连接到PC。

安装了visualdsp++的完整版本（单独出售），工程师可以为ez-kit lite或任何自定义系统开发软件。将其中一个模拟设备JTAG模拟器连接到EZ-KIT Lite板可以实现高速、非侵入式仿真。

设计与模拟器兼容的数字信号处理板（目标）

模拟设备系列模拟器是每个dsp开发人员测试和调试硬件和软件系统所需的工具。模拟设备在每个jtag dsp上提供了ieee 1149.1jtag测试访问端口（tap）。模拟器使用tap访问dsp的内部特性，允许开发人员加载代码、设置断点、观察变量、观察内存和检查寄存器。必须停止dsp以发送数据和命令，但一旦模拟器完成操作，dsp系统将设置为全速运行，而不会影响系统计时。

要使用这些模拟器，目标板必须包含一个将dsp的jtag端口连接到模拟器的头。有关目标板设计问题的详细信息，包括机械布局、单处理器连接、多处理器扫描链、信号缓冲、信号终端和模拟器POD逻辑，请参阅模拟设备网站（www.analog.com）上的EE-68：模拟设备JTAG仿真技术参考-在网站搜索中使用字符串“EE-68”。此文档定期更新，以跟上仿真器支持的改进。

附加信息

本数据表概述了ADSP-TS201S处理器的体系结构和功能。有关ADSP-TS201S处理器核心架构和指令集的详细信息，请参阅ADSP-TS201 Tigershar处理器硬件参考和ADSP-TS201 Tigershar处理器编程参考。有关此处理器的开发工具的详细信息，请参阅VisualDSP++TigerSharec处理器用户指南。

管脚功能说明

虽然大多数ADSP-TS201S处理器的输入引脚通常与特定时钟同步，但也有一些是异步的。对于这些异步信号，片上同步电路可防止亚稳态问题。当系统设计需要这些信号的可预测的循环行为时，使用异步信号的交流规范。

带销功能说明

一些引脚在复位时有备用功能。带选项设置数字信号处理器操作模式。在复位过程中，数字信号处理器对表带选项引脚进行采样。表带销具有默认值的内部上拉或下拉。如果表带引脚未连接到过驱动外部上拉、下拉或逻辑负载，则在复位期间，数字信号处理器采样默认值。