的ProASIC
PLUS
闪存系列FPGA
时序控制和
特征
的ProASIC
PLUS
时钟管理系统
的ProASIC
PLUS
器件为设计人员提供极灵活
时钟调节功能。的每一个成员
的ProASIC
PLUS
家族包含两个锁相环（PLL）的
其执行以下功能块：
•
•
•
•
•
•
•
•
•
通过可编程延迟时钟相位调整
（从-7 NS 250 ps的步骤8 NS ）
时钟偏移最小化
时钟频率合成
输入频率范围（F
IN
） = 1.5〜 180兆赫
反馈频率范围（F
VCO
）= 24〜 180兆赫
输出频率范围（F
OUT
）= 8 〜180兆赫
输出相移为0 °和180°的
输出占空比= 50 ％
低输出抖动（最多25℃ ）
–
–
–
f
VCO
<10兆赫。抖动为±1 ％或更好的
10兆赫< ˚F
VCO
< 60兆赫。抖动为±2 ％或更好的
f
VCO
> 60兆赫。抖动为±1 ％或更好的
如下（图
和
全球A（辅助时钟）
•
•
•
•
从全球MUX A输出
PLL输出的条件版本（F
OUT
） - 延迟
或高级
任一上述的分频版本
进一步延迟版本或者以上的
（0.25纳秒， 0.50 ns或4.00 ns的延迟）
1
从全球MUX B输出
延迟或F的高级版本
OUT
任一上述的分频版本
进一步延迟版本或者以上的
（0.25纳秒， 0.50 ns或4.00 ns的延迟）
2
全球B
•
•
•
•
每个PLL具有以下主要特点：
功能说明
每个PLL模块包含四个可编程分频器为
所示
这使得
输入时钟信号的频率缩放如下：
•
•
N分频器除以整数输入时钟
因素，从1到32 。
第m分频器在反馈路径中允许
输入时钟的由整数因子乘法
从1到64 。
这两个分频器在一起可以实现任何
乘法和除法的组合
导致24和180之间的时钟频率
兆赫退出PLL内核。该时钟具有固定
占空比为50％ 。
锁相环芯的输出频率由下式给出
式中的
(f
REF
是参考时钟
频率） ：
EQ 2-1
注意：
抖动（ ps的） =抖动（ ％） ×时间
例如：
抖动皮秒频率为100 MHz = 0.01 × （ 1 / 100E6 ） = 100 PS
•
最大采集= 80微秒对于f
VCO
> 40兆赫
时间
= 30微秒对于f
VCO
< 40兆赫
低功耗 - 6.9毫瓦（最大 - 模拟
供应） + 7.0 μW / MHz的（最大 - 数字电源）
•
•
•
f
OUT
= f
REF
× m
÷
n
•
在第三和第四分隔（ u和v ）允许
施加到全球网络的信号的每一个可以
通过整因素，从1进一步划分
到4 。
物理实现
该芯片的每一侧包含一个时钟调节电路
基于180 MHz的PLL模块上（图
两个全球复用线沿线各延伸
芯片的一侧，以提供双向访问到PLL
在该侧（均未MUX可以连接到所述
对方的PLL ） 。全球每行都有可选的LVPECL
输入焊盘（后述） 。全局线可以是
不论是由全球LVPECL输入板或驱动
从PLL块，或者两者的输出。可以将每个全球行
可以通过从PLL不同输出一个驱动。未使用
全局管脚可以配置为定期I / O或左
悬空。他们默认为输入上拉。该
这两个信号提供给驱动所述全球网络如
在示出的实施方式
和
启用
用户定义一个宽范围的频率倍增器的
和除数。
m
f
GLB
=
-----------------
(
n
×
u
)
EQ 2-2
m
-
f
GLA
=
----------------
(
n
×
v
)
EQ 2-3
1.此模式可通过全球MUX驱动器的延迟功能。
2 -1 0
v5.9
ACTEL [ Actel Corporation ]
