DRAM
奥斯汀半导体公司
（续）
SMJ44400
增强PAGA模式（续）
坠落的RAS \\边缘。缓冲区作为透明或液流 -
通过锁存器，而CAS \\高。中科院\\下降沿
锁存的列地址。此功能允许
SMJ44400以更高的数据带宽进行操作，然后conven-
tional页面模式部分中，由于数据的检索，尽快开始
列地址是有效的，而不是当CAS \\变低。这
性能改进被称为增强的页面
模式。有效的列地址可以立即呈现
之后，行地址保持时间已经满足，通常是良好的
提前的最大（存取时间从列地址）
已经满足了。在事件的那个列地址
下一个周期是有效的，在该时间CAS \\变高，存取时间
在接下来的周期是由后面的发生来确定
t
CAC
或T
注册会计师
（访问时间表格上升中科院边缘\\ ） 。
地址（ A0 -A9 ）
20位地址位的解码需要1 1048576的
存储单元的位置。十行地址位设置上
输入端A0至A9和锁存到由RAS \\芯片。该
10列地址位通过A9设置引脚A0和
锁存到中科院\\芯片。所有的地址必须是稳定的
上或RAS \\和CAS \\下降沿之前。 RAS \\是
类似于芯片使能，它通过激活感
放大器以及列解码器。 CAS \\用作芯片
选择，激活输出缓冲器以及锁存
地址位进入列地址缓冲器。
写使能（W \\ ）
读或写模式到W \\地选择。逻辑
高在W \\输入选择读模式和逻辑低
选择写入模式。写使能终端可以是
从标准的TTL电路驱动没有一个上拉电阻。
当选择了阅读模式的数据输入被禁用。
当W \\进入前低CAS \\ （早期写） ，数据输出
reamins在高阻抗状态，在整个周期
允许独立的OE \\状态的写操作。
这使得早期的写操作与OE \\完成
接地。
数据输入/输出（ DQ1 - DQ4 ）
高阻抗输出缓冲器可直接TTL
（无需上拉电阻器）兼容的扇出
2系列54 TTL负载。数据输出是相同极性的数据
英寸的输出是在高阻抗（浮动）的状态，直到
CAS \\和OE \\降为卑。在一个读周期中输出
生效后，所有的访问次数达到满意程度。输出
仍然有效，而CAS \\和OE \\低。 CAS \\或OE \\会
它的高回报高阻抗状态。
SMJ44400
2.0版本10/01
输出使能（ OE \\ ）
OE \\控制所述输出缓冲器的阻抗。当
OE \\为高时，缓冲器保持在高阻抗状态。
在一个正常的周期将OE \\低激活输出
缓冲器，将它们在低阻抗状态。这是
有必要为RAS \\和CAS \\被拉低了
输出缓冲器进入低阻抗状态。一旦
低ompedance状态下，它们保持在低阻抗
状态，直到OE \\或CAS \\拉高。
刷新
刷新操作，必须至少每执行
16ms的保留数据。这可以通过选通每个来实现
1024行（ A0 - A9 ） 。一个正常的读或写周期
刷新所有的位中选择的各行中。一个RAS \\ - 只
操作可以用来通过保持CAS \\在高电平（无效）
水平，节省功率作为输出缓冲器保持在
高阻抗状态。外部生成的地址必须
被用于一个RAS \\ - 只刷新。隐藏刷新即可
同时维持有效的数据在德输出引脚进行。这
由中科院控股\\在V完成
IL
在读取操作之后
和循环的RAS \\指定预充电期间之后，类似
到RAS \\ - 只刷新周期。外部地址将被忽略
在隐藏的更新周期。
CAS \\ -before - RAS \\ （ CBR）和隐藏刷新
CBR刷新是通过将CAS \\低早于利用
RAS \\ （见参数t
企业社会责任
），并保持RAS \\下降后低
（参见参数t
企业社会责任
） 。对于连续的CBR刷新周期，
CAS \\能保持较低水平，而骑自行车的RAS \\ 。外部
地址被忽略，并且产生刷新地址
在内部。在CBR刷新周期的输出保持在
高阻抗状态。
隐藏刷新可以在保持有效来执行
在输出引脚上的数据。 Thsi是通过举办CAS \\完成
后为VIL读操作。 RAS \\是后循环
指定的读周期参数得到满足。隐藏刷新即可
也可以使用在一起选择与早期的写周期。 CAS \\是
保持在VIL而RAS \\循环时，一旦所有的指定
早期写的参数都满足。外部产生
地址必须用于指定被访问的位置
在一个隐藏刷新操作的初始RAS \\周期。
随后的RAS \\周期（更新周期）使用内部可
生成的地址和外部地址被忽略。
上电
为了实现正确的设备操作中，初始暂停
200μS后跟最少八个初始化周期是
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
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AUSTIN [ AUSTIN SEMICONDUCTOR ]
