DRAM
奥斯汀半导体公司
（续）
SMJ44400
上电（续）
全Vcc电平达到要求后。这八个初始
化周期需要包括至少一个刷新性（RAS \\ - 只
或CBR ）周期。
测试模式
行业标准的测试设计（ DFT ）模式
在SMJ44400中。用W \\低（ WCBR ）一个CBR
周期用于进入测试模式。在测试模式中，数据是
写入和从八个部分的阵列的读
平行。所有的数据被写入到通过DQ1的阵列。数据
是comparted在阅读，如果所有位都是平等的，所有的DQ引脚
高。如果任何一个位是不同的，所有的DQ管脚变为低电平。
读取任意组合，写，读，写或页面模式
在测试模式下使用。测试模式功能可以减少测试
次通过使1M ×4位的DRAM进行测试，就好像它
是一个512K的DRAM ，其中列地址0未使用。一
RAS \\ - 只或CBR刷新周期是用来退出DFT模式。
逻辑符号
1
内存1024K ×4
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
6
7
8
9
11
12
13
14
15
5
20D10/21D0
A
0
1 048 575
RAS \\
4
20D19/21D9
C20[Row]
G23 / [刷新行]
24 [关机]
C21[Column]
G24
CAS \\
17
＆放大器;
23C22
24,25EN
3
W\
16
OE \\
23,21D
G25
DQ1
1
2
DQ2
18
DQ3
19
DQ4
A， 22D
26
A， Z26
1.这个符号是按照ANSI / IEEE标准。 91-1984和IEC出版617-12 。所示的引脚都为JD包。
SMJ44400
2.0版本10/01
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
3
AUSTIN [ AUSTIN SEMICONDUCTOR ]
