16MB ： 1 MEG X16
EDO DRAM
一般说明（续）
两个信号的产生一个字节写周期。 CASL ＃
转换低电平选择一个访问周期为低
字节（ DQ0 - DQ7 ）和现金＃转换LOW SE-
脉冲编码的存取周期的高字节（ DQ8 - DQ15 ） 。
每个比特通过20 AD-唯一寻址
在读或写周期打扮位。这些都是
输入的10位（ A0- A9）的时间。 RAS＃用来锁存
第10位和CAS ＃ ，后10比特。在CAS ＃
功能还确定循环是否将是一个
刷新周期（ RAS ＃ ONLY）或有源周期（读，
写或读写） ，一旦RAS ＃变低。
在CASL ＃和＃现金投入在内部产生
CAS ＃信号，其功能就像一个CAS ＃输入
其他的DRAM 。关键的区别是每个CAS ＃输入
（ CASL ＃和现金＃ ）控制其对应的八个
在写访问DQ输入。 CASL ＃控制
DQ0 - DQ7和现金＃控制DQ8 - DQ15 。两
CAS ＃对照产生了1兆×16两个字节读取
字节写周期的能力。
在WE ＃使然逻辑高电平阅读模式，而
逻辑低电平WE＃使然写模式。在写
周期，数据（D）中由WE的下降沿锁存或
CAS ＃ （ CASL ＃或现金＃ ） ，最后一个为准。一
当我们被拉低之前发生初期写入
无论是CAS ＃下降。后写入或读 - 修改 -
当我们经过CAS ＃ （ CASL ＃或下降时写
CASH ＃ ）被拉低。在早期写周期，
数据输出（ Q）将保持高阻态，无论
的OE ＃的状态。在后写入或READ-
修改 - 写周期， OE ＃必须HIGH采取
禁止数据输出之前，将输入的数据。
如果后期写或读 - 修改 - 写尝试
同时保持OE ＃低，不会发生写数据，而
数据输出将从访问的驱动器中读取数据
位置。
16个数据输入和16个输出数据路由
通过16引脚使用通用I / O 。引脚方向
通过OE ＃和WE ＃控制。
1梅格×16 DRAM必须刷新periodi-
美云，以保留存储的数据。
RAS ＃
V IH
V IL
CASL ＃ / ＃现金
V IH
V IL
ADDR
V IH
V IL
ROW
列（ A）
列（ B）
柱（ C）
COLUMN （ D）
DQ V IOH
V IOL
开放
有效数据（ A）
TOD
脚趾
有效数据（ A）
有效数据（ B）
TOD
tOEHC
有效数据（ C）
TOD
有效数据（ D）
OE ＃
V IH
V IL
TOE
tOEP
DQS的回
低-Z ，如果
t
OES满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEHC满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEP满足。
不在乎
未定义
图1
OE ＃控制的DQS
1梅格×16 EDO DRAM
D52_B.p65 - 版本B ;酒馆。 3/01
2
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