2006年11月
修订版0.3
引脚配置
1
针＃
引脚名称
8
9
30
28
26
22, 24
12, 14, 16, 18,
20
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
13, 17, 21, 25,
29
PECL_CLK
PECL_CLK ＃
TCLK
QA
QB
QC （1： 0）
量子点（4 ：0）
FB_IN
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
VSS
PCS5I9351
I / O
我， PU
我， PU / PD
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
描述
LVPECL参考时钟输入。
LVPECL参考时钟输入。
弱上拉至VDD / 2 。
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
时钟输出组D
反馈时钟输入。
连接到用于正常的输出
操作。该输入应该在相同的电压轨作为
输入参考时钟。看
表1中。
输出使能/禁止输入。
SEE
表2中。
PLL使能/禁止输入。
SEE
表2中。
参考选择输入。
SEE
表2中。
频率选择输入，银行（ A：D ） 。
SEE
表2中。
2.5V或3.3V电源对银行B输出时钟
2,3
2.5V或3.3V电源对银行C的输出时钟
2,3
2.5V或3.3V的电源组D输出时钟
2,3
2.5V或3.3V的电源PLL
2,3
2.5V或3.3V电源为核心，输入， A银行
2,3
输出时钟
模拟地
共同点
注： 1 PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚
其高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC的更高， VDDQD输出
电源引脚。
2.5V或3.3V ， 200MHz的， 9路输出零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
3 13
PULSECORE [ PulseCore Semiconductor ]
