互联网数据表
HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit的双数据速率SDRAM
1.2
描述
DQS ，以及对照的两个边缘。读取和写入
访问到DDR SDRAM是迸发导向;访问
开始在一个选定的位置，并继续进行编程
在编程顺序位置号。访问
首先激活命令的登记，这是
然后是读或写命令。地址位
与ACTIVE命令注册重合用于
选择银行和行进行访问。地址位
在读或写命令被注册重合
用于选择银行和起始列位置
突发的访问。
在DDR SDRAM提供了可编程的读或写
2 ，4或8的位置突发长度。在自动预充电
功能可被使能，以提供一个自定时排
预充电时的突发访问结束时启动的。如
与标准的SDRAM中，流水线，多组结构
的DDR SDRAM的允许并发操作，从而
通过隐藏行预充电，提供高效的带宽
和激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有的输入与SSTL_2兼容。所有
输出SSTL_2 ， II级兼容。
注意：所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
在256兆位双数据速率SDRAM的是一个高速
的CMOS，包含动态随机存取存储器
268435456位。它在内部配置为四银行
DRAM 。
256 Mbit的双数据速率SDRAM采用的是双
数据速率的体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
ACCESS
为
该
256 Mbit的双数据速率SDRAM
有效地由一个单一的2n位的宽，一个时钟周期
在内部DRAM芯和2的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取一个闸门和传输
通过在写入内存控制器。 DQS是边沿对齐
与读取和中心对齐进行写入数据。
256 Mbit的双数据速率SDRAM从工作
差分时钟（ CK和CK ， CK的路口去HIGH
和CK变低被称为CK的上升沿） 。
命令（地址和控制信号）被登记在
CK的每个上升沿。输入数据被登记在两个
DQS的边缘，和输出数据被引用到的两个边缘
修订版2.3 ， 2007-03
03062006-8CCM-VPUW
4
QIMONDA [ QIMONDA AG ]
