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HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit的双数据速率SDRAM
2
引脚配置
一个DDR SDRAM的引脚配置中列出的功能
（ 60引脚） 。在Pin ＃ /缓冲器＃中使用的缩写
列在解释
和
分别。管脚号为FBGA的描述
那的
TSOP封装
表4
DDR SDRAM的引脚配置
球＃ / ＃引脚
时钟信号
G2, 45
G3, 46
H3, 44
控制信号的
H7, 23
G8, 22
G7, 21
H8, 24
J8, 26
J7, 27
K7, 29
L8, 30
L7, 31
M8, 32
M2, 35
L3, 36
L2, 37
K3, 38
K2, 39
J3, 40
K8, 28
J2, 41
H2, 42
RAS
CAS
WE
CS
BA0
BA1
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
AP
A11
A12
NC
F9, 17
A13
NC
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
NC
I
NC
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
—
SSTL
—
地址信号12
注： 256 MB或更大的模
注： 128 MB或更小的裸片
地址信号13
注： 1基于千兆模具
注： 512 MB或更小的裸片
地址总线11：0
行地址选通
列地址选通
写使能
芯片选择
银行地址总线2 ： 0
CK
CK
CKE
I
I
I
SSTL
SSTL
SSTL
时钟信号
互补时钟信号
时钟使能
名字
针
TYPE
卜FF器
TYPE
功能
地址信号
修订版2.3 ， 2007-03
03062006-8CCM-VPUW
7
QIMONDA [ QIMONDA AG ]
