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的Virtex -II FPGA平台：介绍和概述
乘法器模块与各个SelectRAM MEM-相关
ORY块。乘法器块是专用的18 ×18位
乘数和基于块上的操作进行了优化
SelectRAM内容在一个端口上。可在18× 18乘法器
可以独立于块状SelectRAM资源的使用。
读/乘/累加操作和DSP滤波器struc-
Tures的是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
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HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能，自动
matically提供片上端接的每个I / O单元。
IOB元件还支持以下差分显
信令I / O标准：
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LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟的完整解决方案
计划。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可以用来消除
内特时钟分配延迟。 DCM还提供90- ，
180-和270度的相移输出的版本
时钟。细粒度相移提供了高解析度
中的时钟的1/256的增量相位调整
期。非常灵活的频率合成提供了一个时钟
输出频率等于输入时钟的所有的M / D比
频率，其中M和D是两个整数。对于确切的
时序参数见
Virtex-II器件具有16个全局时钟MUX缓冲器，用起来
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
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两个函数发生器（F & G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
函数发生器˚F & G为可配置为4路输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM内存。
另外，两个存储元件是边沿触发
复位此输出的D型触发器或电平敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
路由资源
该IOB ， CLB ，块状SelectRAM ，乘法器和DCM元素
ments都使用相同的互连方案，并且在同一
进入全球路由矩阵。时序模型
共享，大大提高了perfor-的可预测性
曼斯高速设计。
总共有16个全局时钟线，具有八个可用
每个象限。此外， 24的垂直和水平长
每行或列线以及大规模仲和
本地路由资源，提供快速的互连。的Virtex-II
缓冲互连相对不受网
扇出和互连布局被设计为最小化
串扰。
水平和垂直布线资源的每一行或
列包括：
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24大排长龙
120六角线
40双行
16直接连接线（共四个方向）
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位至512× 36
位，在各种深度和宽度配置。每个端口
完全同步的，独立的，提供三种
＆ QUOT ;读期间写＆ QUOT ;模式。块状SelectRAM内存
级联，以实现大型嵌入式存储块。
对于双端口和赎罪支持的内存配置
GLE -端口模式显示在
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
DS031-1 （ V3.5 ） 2007年11月5日
产品speci fi cation
4个模块1
4
XILINX [ XILINX, INC ]
