FIN24AC 22位双向序列化器/反序列化器

特征

低功耗，对电池寿命的影响最小–多种断电模式–带直流平衡的交流耦合待机模式下为100nA，典型运行5mA

条件

电缆缩减率：25:4或更大双向操作50:7或以上差分信号：–在实验室条件下使用CTL时-90dBm EMI使用近场探头–最小化屏蔽–最小化EMI滤波器–对外部干扰的最小敏感性任意方向最多22位高达20MHz并行接口操作电压从1.65V转换为3.6V超小型和经济高效的包装高ESD保护：>8kV HBM并行I/O电源（VDDP）范围介于1.65伏至3.6伏

应用

微型控制器或像素接口图像传感器小型显示器–液晶显示器、手机、数码相机、便携式游戏机，打印机、PDA、摄像机、汽车

一般说明

FIN24ACμSerDes™是一种低功耗串行器/可以帮助最小化成本的反序列化程序（SerDes）以及传输宽信号路径的能力。通过使用串行化，传输的信号数从一个点到另一个点可以显著减少。单向路径的典型缩减率为4:1到6:1。对于双向操作，使用半双工信号源，可以将信号降低增加到接近10:1。通过使用差分信号，屏蔽和EMI滤波器也可以最小化，进一步降低序列化的成本。差分信号对于提供能够承受无线电和电噪声源的噪声不敏感信号也很重要。功耗的大幅度降低使得在超便携应用中对电池寿命的影响。一个独特的词边界技术确保反序列化数据时标识字边界。这保证了每个单词都正确对齐在反序列化程序中逐字逐句地通过不重复的时钟和数据的唯一序列除了单词边界。一个PLL就足够了适用于大多数应用，包括双向操作。

控制逻辑电路：FIN24AC能够用作24位序列化程序或24位反序列化程序。插脚S1和S2必须设置为适应时钟参考输入频率序列化程序的范围。表1显示了基于S1和S2控件的这些选项的pin编程别针。DIRI pin控制设备是序列化程序还是反序列化程序。当DIRI被断言为低时设备配置为反序列化程序。当大头针如果断言为高，则设备配置为序列化程序。改变DIRI信号的状态会使I/O信号的方向并产生相反的DIRO上的状态信号。对于单向操作DIRI引脚应硬接线至高或低状态迪罗大头针应该是浮动的。对于双向操作，主设备的目录是由系统和主机的DIRO信号驱动用于驱动从设备的目录。具有专用I/O的序列化程序/反序列化程序变化序列化和反序列化电路是为24位。由于专用的输入和输出，只有22位数据被序列化或反序列化。无论操作模式如何，序列化程序都是总是发送24位数据和两个边界位反序列化程序总是接收24位数据两个字的边界位。序列化程序的位23和24始终包含0的值，并被丢弃反序列化程序。DP[21:22]序列化程序的输入是分别反序列化为DP[23:24]。

掉头功能设备通过并反转DIRI信号设备与DIRO信号异步。关心必须在设计期间进行，以确保没有争用在反序列化程序输出和其他输出之间发生此端口上的设备。驱动串行器的外围设备最好应处于高阻抗状态在DIRI信号被断言之前。当具有专用数据输出的设备从反序列化程序到序列化程序，专用输出将保留在断言的最后一个逻辑值处。此值只会更改如果设备再次被转换为反序列化程序并且值被覆盖。关机模式：（模式0）模式0用于关闭电源并重置装置。当两个模式信号都被驱动到低状态，PLL和参考被禁用，差分输入缓冲器被关闭，差分输出缓冲器被关闭置于高阻抗状态，LVCMOS输出处于高阻抗状态，LVCMOS输入在内部被驱动到一个有效的级别，所有的内部电路复位。CKREF状态的丢失也被启用以确保PLL仅在存在有效的CKREF信号。在典型应用中，信号不会改变其他状态在期望频率范围和断电模式之间。这允许系统级断电通过一根电线实现的功能塞德斯对。具有它们被驱动到“逻辑0”的工作模式应该被硬连接到GND。S1和S2信号应连接驱动至“逻辑1”的操作模式系统级断电信号。

序列化程序操作模式序列化程序配置将在以下各节中介绍。基本的串行电路基本上工作正常在这些模式中相同，但实际数据流和时钟流取决于CKREF是否与选通信号与否。当CKREF等于选通时，CKREF和选通信号具有相同的工作频率，但可以或不可以相位对准。当CKREF不等于选通时，每个信号都是不同的，并且CKREF必须以足够高的频率运行，以避免任何数据丢失情况。CKREF决不能比选通频率低。

锁相环（PLL）必须接收稳定的CKREF信号才能实现在发送任何有效数据之前锁定。CKREF信号可用作数据选通信号，前提是在锁相环锁定阶段可以忽略数据。一旦PLL稳定并锁定，设备就可以开始捕获和序列化数据。数据在选通信号的上升沿捕获并序列化。序列化的数据流与嵌入字边界的位时钟。在此模式下，内部反序列化器电路被禁用；包括串行时钟、串行数据输入缓冲区、双向并行输出，和CKP字时钟。CKP字钟是开得很高。

如果CKREF和STROBE没有使用相同的信号，则CKREF信号必须以高于选通率的频率运行以正确序列化数据。实际串行传输速率保持在CKREF频率的26倍。数据当串行位流中不存在有效数据时，发送零值。这个否则序列化程序的操作将保持不变。基准时钟所需的确切频率取决于CKREF和选通信号的稳定性。如果CKREF信号的源实现扩频技术，则此扩频的最大频率。在计算选通频率与CKREF频率。类似地，如果选通信号具有明显的周期变化，则需要将最大周期到周期时间分解为选择CKREF频率。

第三种串行化方法可以通过一个自由运行的位时钟来实现在CKSI信号上。此模式通过将CKREF信号接地和把DIRI信号调高。通电时，设备被配置为接受来自CKSI的序列化时钟。如果接收到CKREF时，此设备将启用CKREF序列化模式。这个即使CKREF停止，设备仍保持此模式。要重新启用此模式，必须关闭设备电源并在“逻辑0”打开的情况下重新启动参考文献。

嵌入式字钟操作FIN24AC发送和接收串行数据源与位时钟同步。位时钟已经修改以在每个单词的结尾创建单词边界数据字单词边界已实现跳过一个低时钟脉冲。这个出现在序列中时钟流为连续3位时间，其中信号CKSO仍然很高。为了实现这种方案，两个额外的数据位是必修的。在字边界阶段，根据实际数据字的最后一位，数据切换为先高后低或先低后高。表2提供了一些实际数据字和添加了字边界位的数据字。请注意在串行传输期间，24位字扩展到26位。位25和位26是相对于位定义的24岁。位25总是位24的倒数，位26是始终与第24位相同。这样可以确保“0”→“1”和“1”—“0”转换总是在CKSO高的嵌入字阶段。序列化程序生成字边界数据位以及边界时钟条件并将其嵌入串行数据流。反序列化程序寻找结尾要捕获和传输的字边界条件数据到并行端口。反序列化程序只使用要查找和捕获数据。这些边界位在发送到并行端口的单词。LVCMOS数据I/OLVCMOS输入缓冲器具有标称阈值值等于一半VDDP。只有当设备作为序列化程序运行时，输入缓冲区才可操作。

当设备作为反序列化程序运行时，输入被关闭以节省电力。LVCMOS三态输出缓冲器的额定值为源/汇电流为2mA，电压为1.8V，输出为当DIRI信号被断言为低时激活。当DIRI信号被断言为高，双向LVCMOSI/O处于高Z状态。纯电容负载下条件下，输出在GND和VDDP之间摆动。未使用的LVCMOS输入缓冲区必须绑定到有效逻辑低电平或有效逻辑高电平以防止由浮动输入引起的静态电流消耗。未使用的LVCMOS输出应保持浮动。未使用的双向引脚应通过高值连接到GND电阻器。如果FIN24AC设备配置为单向序列化器，则未使用的数据I/O可以被视为未使用的输入。如果FIN24AC被硬连线为反序列化程序，则未使用的数据I/O可以被视为未使用的输出。

差分I/O电路FIN24AC采用了FSC专有的CTL I/O技术。CTL是一种低功耗、低EMI、差分摆动I/O技术。CTL输出驱动程序生成一个常量输出源和汇电流。CTL输入接收器从其连接的输出缓冲区感测电流差和方向。这与LVDS，它使用恒定电流源输出，但是电压感应接收器。与LVD一样，需要一个输入源端接电阻器来正确端接传输线。FIN24AC设备包含CKSI接收器上的内部终端电阻器和DS输入端的门控内部终端电阻器接收器。门控终端电阻确保不管数据流的方向如何终止。电流传感器的灵敏度相对较高CTL允许它在更低的电流驱动和更低的电压。在断电模式下，差分输入被禁用并断电，差分输出为处于高Z状态。CTL输入具有固有的支持浮动输入的故障安全功能。什么时候？序列化器的CKSI输入对未使用，它可以可靠地保持浮动。或者两个输入都可以是接地。CTL输入永远不能连接到VDD。当反序列化程序的CKSO输出未使用时，应该允许它浮动。

锁相环电路CKREF输入信号用于提供PLL。PLL产生内部定时信号，能够以26倍于输入CKREF的速度传输数据信号。PLL的输出是一个位时钟，用于序列化数据。位时钟也与串行数据流同步地发送给源。有两种方法可以禁用PLL：输入模式0状态（S1=S2=0）或通过检测低通电S1和S2信号。当其他人通过断言S1或S2 HIGH进入模式通过提供CKREF信号。锁相环通电经过一个锁定序列。等待指定的捕获有效数据之前的时钟周期数并行端口。当μSerDes芯片组转换时从断电状态（S1，S2=0，0）到通电状态状态（示例S1，S2=1，1），反序列化程序上的CKP在短时间内转换为低，然后返回高。之后，CKP处反序列化程序的信号级别对应于序列化程序信号级别。关闭PLL的另一种方法是停止CKREF信号（高或低）。内部电路检测到缺少转换并关闭PLL串行I/O关闭。但是，内部引用不是禁用，允许PLL通电并重新锁定较少的时钟周期比退出模式0。当在CKREF信号上看到转换时，PLL重新激活。

图显示了在单向操作模式下配置一对SerDes时的基本操作。在主操作中，设备：1.在开机时配置为序列化程序，基于DIRI信号的值。2.接受CKREF M字时钟并生成一个位嵌入字边界的时钟。这个位时钟是通过CKSO端口发送到从设备。3.在的上升沿上接收并行数据频闪。4.在上生成并传输序列化数据DS信号源与CKSO同步。5.为每个频闪灯生成嵌入字时钟信号。在从机操作中，设备：1.在开机时配置为反序列化程序，基于DIRI信号的值。2.接受嵌入式字边界位时钟克西。3.使用CKSI输入反序列化DS数据流时钟。4.将并行数据写入DP_S端口并生成只有当有效的出现数据字。

图显示了半双工连接图。这个连接允许两个单向数据流通过一对SerDes设备发送。数据是逐帧发送。对于这种模式，那里必须在相机发送数据帧和LCD发送数据帧之间进行同步数据。一种选择是让LCD在相机消隐期。可能需要外部逻辑对于这种操作模式。由一个方向控制的数据帧的交替装置控制和方向感。当右侧FIN24AC上的DIRI高时，数据从摄像机发送到底部的摄像头接口。当迪里在右边的FIN24AC变低，从基带进程发送到LCD。然后改变方向在右手边的迪罗，FIN24AC，向左手边的FIN24AC改变方向。数据已发送从基本LCD单元到LCD。上面的迪罗大头针左侧FIN24AC用于向基本控件指示信号改变方向的单位和液晶显示器可用于接收数据。右边是迪里FIN24AC通常可以使用定时参考信号，例如来自摄像头接口的VSYNC，以指示方向改变。这个信号的导数可以是需要确保最终数据中没有数据丢失转移。

挠性电路设计指南串行I/O信息以高串行速率传输。必须注意实现这个串行I/O flex有线电视。在开发flex布线或flex PCB时，应使用以下最佳实践：保持所有四根差动导线的长度相同。不允许在差分串行线上方或附近出现噪声信号。示例：差分导线上没有LVCMOS痕迹。仅使用一个接地平面或差动串行线。不要从上到下跑地面。不要将测试点放在差动串行线上。使用差分串行线，距离天线至少2厘米。