CY7C9689A
引脚说明
（续）
针
21
名字
RXEMPTY
I / O特性
三态TTL
输出变化
以下RXCLK ↑
信号说明
接收FIFO空标志。
当接收FIFO使能（ FIFOBYP高）和它的标志是驱动
（ CE为低电平） ， RXEMPTY被断言时的HOTLink接收FIFO没有
数据转发到并行接口。如果接收FIFO复位已
发起（ RXRST取样断言为至少7 RXCLK
周期） ， RXEMPTY断言执行的空/满状态
复位时接收FIFO 。
任何读操作时RXEMPTY是断言结果没有发生变化
在从最后一个有效读出的FIFO的状态，并且将数据保留在RXDATA
总线。当接收FIFO被旁路，但在解码器被使能，
RXEMPTY被用作有效数据指示符。当置为无效，表明
有效数据是存在于RXDATA或RXCMD输出由所指示的
RXSC / D 。当断言它表示一个同步字符（ JK或LM ）是
本上RXCMD输出管脚。当接收FIFO被绕过
（ FIFOBYP为低电平）时的数据准备好， RXEMPTY失效。
这个输出的激活状态（高或低），是由国家决定的
在EXTFIFO输入。当EXTFIFO为低， RXEMPTY为低电平有效。当
EXTFIFO为高， RXEMPTY为高电平有效。
控制信号的
71
CE
TTL输入采样芯片使能输入。低电平有效。
TXCLK| ， RXCLK| ，或当CE断言和RXCLK采样为低电平时，接收FIFO状态
国旗被驱动到它们的激活状态。当此输入为无效，并取样
REFCLK-
由RXCLK ，所述接收FIFO状态标志被放置在高阻抗状态。
当CE采样为低和RXEN变化，从拉高到
置，并且由RXCLK ，所述RXSC / D转换，采样RXDATA [7： 0]， RXDATA [9：8 ] /
RXCMD [ 2 ： 3 ]和VLTN输出驱动器的使能和去他们的驱动电平。
这些引脚保持驱动，直到RXEN采样无效。
当发送FIFO使能（ FIFOBYP高） ，以及CE断言
由TXCLK取样，发送FIFO状态标志被驱动到它们的激活
状态。当此输入为无效，并通过取样TXCLK ，发射
FIFO状态标志被放置在一个高阻抗状态。
当发送FIFO被旁路（ FIFOBYP是LOW ）和CE断言
并通过REFCLK取样，所述发送FIFO的状态标志被驱动到其
活动状态。当此输入为无效，并通过取样REFCLK中，
发送FIFO状态标志被放置在高阻抗状态。
当发送FIFO使能（ FIFOBYP高） ，CE已经被取样
低，从TXEN拉高变化断言，并通过取样
TXCLK ，将TXSC / D ， TXDATA [7： 0]， TXDATA [9：8 ] / RXCMD [2： 3] ，并
TXCMD [1：0 ]输入进行采样，并传递给发送FIFO 。这些输入
被采样的所有连续TXCLK周期，直到TXEN采样
拉高。
当发送FIFO被旁路（ FIFOBYP是低的） ，CE已
从拉高到采样低， TXEN变化断言和采样
通过REFCLK的TXSC / D ， TXDATA [7： 0]， TXDATA [9：8 ] / RXCMD [2： 3]和
TXCMD [1：0 ]输入进行采样，并传递到编码器或串行器作为
其他控制输入指示。这些输入进行采样，在所有连续
REFCLK周期，直到TXEN采样无效。
TTL时钟输入
PLL频率参考时钟。
此时钟输入被用作用于发送的定时基准和接收
锁相环。当发送FIFO被旁路（ FIFOBYP高） ，是REFCLK
也用作时钟的并行发送接口。
速度选择。
从使用的为CY7C9689A两个运营串口速率之一来选择。当
SPDSEL为高电平时，信号传输速率是100和200 M波特之间。当
低电平时，信号传输速率是在50和100 M波特之间。结合使用
与RANGESEL和BYTE8 / 10配置在VCO乘法器和除法。
12
REFCLK
75
SPDSEL
静态控制输入
TTL电平
通常有线高速上网
或低
文件编号： 38-02020牧师* C
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
