CY7C9689A
引脚说明
（续）
针
60
名字
TXEMPTY
I / O特性
三态TTL
输出变化
下面TXCLK ↑或
REFCLK-
信号说明
发送FIFO空状态标志。
当发送FIFO使能（ FIFOBYP为高和CE为低电平） ，
TXEMPTY置位时的HOTLink发送FIFO中没有数据转发
到编码器。如果发送FIFO复位已启动（ TXRST进行采样
置为至少7 TXCLK周期） ， TXEMPTY是无效状态，并
保持拉高，直到发送FIFO复位操作完成。
当发送FIFO被旁路（ FIFOBYP为低电平） ， TXEMPTY是
认定，以表明该发射机可以接受数据。 TXEMPTY也用于
作为BIST进度指示器时TXBISTEN断言。
当TXBISTEN为低电平时， TXEMPTY成为发射BIST环
计数器指示器（不管FIFOBYP的逻辑状态） 。在此模式下
TXEMPTY是在每个端部保持一个TXCLK或REFCLK周期
发送BIST序列。
注意：
在BIST操作，当发送FIFO使能（ FIFOBYP
为高电平）时，它是必要的，以保持TXCLK操作，即使没有数据
加载到发送FIFO和TXEN从未断言，让
TXEMPTY标志，以响应所述BIST状态的变化。
这个输出的激活状态（高或低），是由国家决定的
在EXTFIFO输入。当EXTFIFO为低， TXEMPTY为低电平有效。当
EXTFIFO为高， TXEMPTY为高电平有效。
如果CE的采样有效（低电平） ， TXEMPTY被驱动到激活状态。如果CE
被采样无效状态（高电平） ， TXEMPTY被置入高阻抗状态。
接收路径信号
8
RXCLK
双向TTL时钟接收时钟。
内部上拉
当接收FIFO使能（ FIFOBYP高） ，这个时钟是
接收接口
输入
时钟和用于控制接收FIFO读和
复位，操作。当接收FIFO被旁路（ FIFOBYP是低的） ，这
时钟变成恢复的接收PLL时钟字符
产量
它运行
连续的字符速率。
三态TTL
输出变化
以下RXCLK ↑
并行接收数据输出。
当解码器被使能（ ENCBYP为高电平）时，低8位的
经解码的数据字符被呈现在RXDATA [7：0 ]输出。
命令字符，在收到时，不要打扰这些输出。
当解码器被旁路的未解码的低位8位
字符被呈现在RXDATA [7：0 ]输出。
当接收FIFO被禁用（ FIFOBYP是低的） ，这些输出的变化
在RXCLK输出的上升沿。当接收FIFO使能
（ FIFOBYP为HIGH时） ，这些输出更改RXCLK输入的上升沿。
RXEN是三态控制RXDATA [ 7 ： 0 ] 。
并行接收数据或命令的输出。
当BYTE8 / 10为高电平，并且解码器被使能（ ENCBYP为HIGH ） ，这些
输出反映了最近接收RXCMD值[ 2 ：3] 。
当BYTE8 / 10为低，并且解码器被使能（ ENCBYP为HIGH ） ，这些
输出反映了最近接收RXDATA值[ 9：8] 。
当解码器被旁路（ ENCBYP是低的） ， RXDATA [9：8 ]用作
的10位或12位未解码的第9和第10位的接收字符。
当接收FIFO被禁用（ FIFOBYP是低的） ，这些输出的变化
在RXCLK输出的上升沿。当接收FIFO使能
（ FIFOBYP为HIGH时） ，这些输出在RXCLK的上升沿改变
输入。
RXEN是一个三态控制RXDATA [ 9 ： 8 ] / RXCMD [ 2 ： 3 ] 。
41 ， 43 ， RXDATA [ 7 ： 0 ]
45, 47,
48, 53,
59,61
31，33 RXDATA [9：8 ] /
RXCMD [2： 3]
三态TTL
输出变化
以下RXCLK ↑
文件编号： 38-02020牧师* C
第46 6
CYPRESS [ CYPRESS SEMICONDUCTOR ]
