CY7C9689A
引脚说明
（续）
针
18
名字
TXEN
I / O特性
信号说明
TTL输入，采样发送使能。
TXCLK|或REFCLK| TXEN被采样的TXCLK的上升沿或REFCLK输入和使
并行数据总线写操作（选择时） 。该装置被选择时
内部上拉
在一个时钟周期TXEN被置位后立即在其中CE
采样低。
根据对EXTFIFO水平，为TXEN的激活状态可以活动
高或低电平有效。如果EXTFIFO为低，则TXEN为低电平有效和数据
被捕获在同一个时钟周期，其中TXEN采样为低电平。如果EXTFIFO
是高电平，则TXEN为高有效，数据被捕获在一个时钟周期
以下任何时钟边沿时TXEN采样为高电平。
TTL输入，
异步
内部上拉
发射器BIST启用。
当TXBISTEN为低时，所述发送器产生一个511个字符的重复
序列，该序列可用于验证链路的完整性。此4B / 5B的BIST序列
不管其他配置输入状态的产生。变压器
米特返回到正常操作时TXBISTEN高。所有发送FIFO
当BIST是有效的读操作暂停。
7
TXBISTEN
16
TXRST
TTL输入，采样复位发送FIFO 。
TXCLK ↑
当发送FIFO使能（ FIFOBYP高） ， TXEN被拉高，
CE有效（低电平） ，并TXRST采样为低电平由TXCLK的七个周期，
内部上拉
发送FIFO开始其内部复位的过程。发送FIFO TXFULL
标志被置位，主机接口计数器和地址指针被置零。
这个复位传播到串行发送端，任何剩余的计数器和
指针。该TXFULL标志置位，直到发送FIFO两侧
已经复位。虽然TXRST保持有效，发送FIFO保持在复位
和TXFULL输出保持有效。
当发送FIFO被旁路（ FIFOBYP为低电平） ， TXRST被忽略。
TTL输入，采样发射器停止控制输入。
TXCLK ↑
当TXHALT为低电平时，数据传输会暂停，
TAXI的HOTLink发送同步字符。当TXHALT被拉高高，
内部上拉
正常的数据处理进行。
如果发送FIFO使能（ FIFOBYP高） ，该接口允许
继续加载数据到发送FIFO ，而TXHALT断言。
三态TTL
输出变化
下面TXCLK ↑或
REFCLK-
发送FIFO满状态标志。
当发送FIFO使能（ FIFOBYP高）和它的标志是驱动
（ CE为低电平） ， TXFULL断言，当四个或更少的字符可以写成
到的HOTLink发送FIFO 。如果发送FIFO复位已启动
（ TXRST取样断言了至少7 TXCLK周期） ，
TXFULL断言执行的发送FIFO的满/不可用状态
在复位。
当发送FIFO被旁路（ FIFOBYP为低电平）时， TXFULL输出
后REFCLK的上升沿变化。 TXFULL是断言，当变压器
米特占线（不接受新的数据或指令字符）和
无效时，新的人物可以被接受。
当发送FIFO被旁路， RANGESEL是高或SPDSEL是
低， TXFULL切换在字符速率提供一种字符速率
因为REFCLK参考控制指示被操作以两倍于数据速率的。
这个输出的激活状态（高或低），是由国家决定的
在EXTFIFO输入。当EXTFIFO为低， TXFULL为低电平有效。当
EXTFIFO为高， TXFULL为高电平有效。
发送FIFO半满状态标志。
当发送FIFO使能（ FIFOBYP为高和CE为低电平）
TXHALF断言时的HOTLink发送FIFO半满（ 128
文字是半满） 。如果发送FIFO复位已启动（ TXRST是
采样断言了至少7 TXCLK周期） ， TXHALF被断言
复位过程中执行发送FIFO的满/不可用状态。
当发送FIFO被旁路（ FIFOBYP为低电平） ， TXHALF仍
无效，不具有逻辑功能。
仅在“全片”复位（即TXHALF被强制为高阻状态，而
RESET为低）。
9
TXHALT
72
TXFULL
70
TXHALF
三态TTL
输出变化
以下TXCLK ↑
文件编号： 38-02020牧师* C
第46 5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
