EDX5116ADSE
概述
在图1中的时序图说明的XDR DRAM设备
写入和读取数据。有三组引脚的使用
正常的内存访问数据： CFM / CFMN时钟
销， RQ11..0请求引脚和DQ15..0 / DQN15..0数据引脚。
第“N ”追加到一个信号名称表示的互为
差分对的tary信号。
A
交易
被包的集合，需要完成一个
存储器存取。一
包
是对信号的一组比特窗
的公交车。有两辆公交车携带的包：在RQ公交车
和DQ总线。该RQ总线上的每个数据包使用一组2比特
窗口上的每个信号，而DQ总线使用一组16比特的
窗户上的每个信号。
在图1中，一个请求分组（在所示的写事务处理
该RQ总线） ，在时钟边沿牛逼
0
包含激活（ ACT ）的COM
图1
XDR DRAM器件的写入和读取交易
T
0
CFM
CFMN
RQ11..0
ACT WR
a0
a1
WR
a2
命令。这导致银行的Ba行镭在存储器康波
新界东北加载到读出放大器阵列，用于银行。一
在时钟边沿T秒请求包
1
包含一个写（ WR ）
命令。这会导致数据分组D（ a1）的在边缘Ť
4
要
写入读出放大器阵列银行巴列Ca1的。一
在时钟边沿牛逼第三个请求包
3
包含另一个写
（WR）命令。这会导致数据分组D（ a2）中，在边缘Ť
6
可也被写入列钙。在最后一个请求数据包
时钟边沿牛逼
14
包含一个预充电（PRE）命令。
请求数据包之间的间隔被约束
图中下面的时序参数：t
RCD -W
, t
CC
,
和T
WRP
。此外，该请求数据包之间的间隔
和数据包通过T约束
CWD
参数。该
该CFM / CFMN时钟的间隔边缘被约束
t
周期
.
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
8
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
t
DQ15..0
RCD -W
DQN15..0
t
CC
t
CWD
D(a1)
D(a2)
t
WRP
PRE
a3
t
周期
交易中：
WR
A0 = {钡，镭}
A1 = { BA， Ca1的}
A2 = {钡，钙}
A3 = { }霸
写事务
T
0
CFM
CFMN
RQ11..0
DQ15..0
DQN15..0
法案
a0
RD
a1
RD
a2
PRE
a3
Q(a1)
Q(a2)
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
8
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
t
周期
t
RCD -R
t
CC
t
RDP
t
CAC
交易中：
RD
A0 = {钡，镭}
A1 = { BA， Ca1的}
A2 = {钡，钙}
A3 = { }霸
读事务
读出的交易显示了在时钟边沿T A请求数据包
0
包含ACT命令。这将导致银行的Ba行RA
存储器组件的加载到读出放大器阵列，用于
该银行。在时钟边沿T A第二个请求包
5
包含
读（ RD ）命令。这导致在边缘数据包Q（ a1）的
T
11
可以从读出放大器阵列的列Ca1的用于读
银行巴。在时钟边沿T A第三个请求包
7
包含
另外RD命令。这使得在数据包Q（ a2）的
边牛逼
13
也可以从塔的Ca2读取。最后的请求
在时钟边沿牛逼包
10
包含PRE命令。该spac-
请求数据包之间的英格斯是由后续的约束
荷兰国际集团图中的时序参数：t
RCD -R
, t
CC
和叔
RDP
.
此外，该请求包和数据包之间的间隔
通过将n被约束
CAC
参数。
数据表E1033E40 （版本4.0 ）
3
ELPIDA [ ELPIDA MEMORY ]
