布局实践
表7.强制复位MPC875的配置/ 870 （续）
注册/配置
PCDIR
（ C口数据方向寄存器）
PDPAR
（端口D引脚分配寄存器）
PDDIR
（端口D数据方向寄存器）
场
PCDIR [4： 5]
PCDIR [8： 9]
PCDIR[14]
PDPAR [ 3:7 ]
PDPAR [9： 5]
PDDIR [ 3:7 ]
PDDIR [ 9:15 ]
价值
（ BINARY ）
0
0
0
10布局实践
每个V
DD
引脚MPC875 / 870上应提供一个低阻抗路径板的供应。每个GND
销同样应该具有低阻抗接地路径。电源引脚驱动不同的组
的芯片上的逻辑。在V
DD
电源应采用旁路至少四个0.1μF的旁路电容到地
位于尽可能接近到封装的四个侧面。每块板的设计应定性和
如果需要额外的适当的去耦电容应使用。电容器引线及相关印刷
电路走线连接到芯片V
DD
和GND应保持在每个电容的引线不到半英寸。在一
最低限度，一个四层板采用两个内层为V
DD
平面和接地平面应该被使用。
所有输出引脚的MPC875 / 870上有快速的上升和下降时间。印刷电路（ PC）的迹线互连长度
应，以便降低下冲引起的这些快速输出的切换时间的反射最小化。
这个建议特别适用于地址总线和数据总线。 6英寸最大PC走线的长度
被推荐的。电容的计算应考虑所有设备的负载，以及寄生电容因
电脑痕迹。注意合理的PCB布局和旁路成为具有较高的系统尤其重要
容性负载，因为这些负载创建在V高瞬态电流
DD
和GND电路。拉起所有未使用
输入或信号，就可以在复位期间输入。特别应注意尽量减少对噪声水平
PLL电源引脚。欲了解更多信息，请参见第14.4.3节“时钟合成器电源（V
DDSYN
,
V
SSSYN
, V
SSSYN1
） “的
MPC885的PowerQUICC系列用户手册。
11总线信号配时
通过MPC875 / 870支持的最大总线速度为80MHz 。更高速的部分必须在操作
半速总线模式（例如，一个MPC875 / 870 ，在133 MHz的使用必须为66 MHz的总线来配置） 。
示出了在1频率范围为标准部分频率： 1总线模式，和表9示出的频率范围
在2标准的一部分频率：1的总线模式。
表8.频率范围为标准件的频率（ 1 ：1的总线模式）
部分频率
66兆赫
民
核心频率
总线频率
40
40
最大
66.67
66.67
80兆赫
民
40
40
最大
80
80
MPC875 / MPC870硬件规格，版本3.0
15
初步-如有更改，恕不另行通知
飞思卡尔半导体公司
FREESCALE [ FREESCALE SEMICONDUCTOR, INC ]
