1GB ： X4，X8 ， X16 DDR2 SDRAM
写
5.
t
QH源自
t
HP ：
t
QH =
t
惠普 -
t
QHS 。
6.数据有效窗口导出为每个DQS过渡，是
t
QH -
t
DQSQ 。
7. DQ8 ， DQ9 ， DQ10 ， D11 ， DQ12 ， DQ13 ， DQ14 ，或DQ15 。
图56 ：数据输出时序 -
t
交
t
DQSCK
T01
T1
T2
T3
T3n
T4
T4n
T5
T5n
T6
T6n
T7
CK ＃
CK
TLZ （MIN）
＃ DQS / DQS或
LDQS#/LDQS/UDQ#/UDQS3
DQ （上次数据有效）
DQ （第一数据有效）
所有的DQ collectively4
tRPRE
tDQSCK2 （MIN）
tDQSCK2 （MAX）中
太赫兹（MAX）中
tRPST
T3
T3
T3
TLZ （MIN）
T3n
T3n
T3n
T4
T4
T4
T4n
T4n
T4n
T5
T5
T5
T5n
T5n
T5n
T6
T6
T6
T6n
T6n
T6n
tAC5 （MIN）
tAC5 （MAX）中
太赫兹（MAX）中
注意事项：
用CL = 3 ， AL = 0 T0发出一读命令。
2.
t
DQSCK是DQS输出窗口相对于对照的，并且是长期分量
DQS歪斜。
经过3 DQ过渡DQS转换定义
t
DQSQ窗口。
4.所有DQ必须通过转型
t
DQSQ DQS转换后，无论
t
AC 。
5.
t
交流是DQ输出窗口相对于对照的是DQ的“长期”成分
歪斜。
6.
t
LZ （MIN）和
t
交流电压（ MIN）是第一个有效的信号转变。
7.
t
HZ （MAX）和
t
交流电压（ MAX），是最新的有效信号的转换。
8. I / O的球，进入或退出高阻时，没有被引用到一个特定的电压电平，
但是，当设备开始驱动或不再驱动器上。
写
写突发发起了一个写命令。 DDR2 SDRAM采用WL等于RL
减去一个时钟周期（ WL = RL - 1CK ） （请参阅read （第73页） ） 。起始列和
阵地址设置有WRITE命令，并自动预充电可以是
启用或为访问禁用。如果自动预充电使能时，被访问的行
预充电在完成一阵。
注意：
在下面的插图中使用的写命令，自动预充电被禁用。
在写突发，第一个有效数据的元素将在第一上升注册
DQS的以下WRITE命令边缘，和其后的数据元素将稳压
istered在DQS的连续的边缘。在写的COM之间的低状态的DQS
命令和第一个上升沿被称为写入前同步信号;在DQS低电平状态
以下最后的数据接元件被称为写后同步码。
WRITE命令和第一上升DQS的边沿之间的时间是WL ±
t
DQSS 。
随后DQS的正上升沿是定时，相对于相关联的时钟边沿，
如??
t
DQSS 。
t
DQSS被指定具有相对宽的范围内（一个时钟周期的25％ ） 。所有
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