ADS7825是4通道16位采样CMOS A/D转换器

特征

最大25微秒采样和转换；单电源+5V运行；与12位ADS7824兼容的引脚；并行和串行数据输出；28针0.3“塑料浸渍和SOIC；最大值为±2.0 LSB；50mW最大功耗；50微瓦断电模式；±10V输入范围，四通道多路复用器；连续转换模式。

说明

ADS7825可以采集16位并将其转换为仅消耗时，最大值在25微秒的±2.0 LSB范围内最大50兆瓦激光修整的缩放电阻器提供标准工业±10V输入范围与通道匹配度为±0.1%。ADS7825是四通道低功耗16位采样A/D输入多路复用器、S/H、时钟、基准和a并行/串行微处理器接口。它可以配置为连续转换模式，以顺序数字化所有四个通道。28针ADS7825有0.3英寸塑料浸渍和SOIC两种完全指定在工业–40°C下运行至+85°C范围。

基本操作

并行输出

图1a显示了操作ADS7825的基本电路并行输出（选择通道0）。如果R/C（引脚22）低40纳秒（最大12微秒），将启动转换。忙碌（引脚24）将变低并保持低，直到转换完成和输出寄存器更新。如果字节（pin21）为低，当引脚24上升时，8个最高有效位将有效；如果字节为高，则8个最低有效位当忙起来时有效。数据将输出到二进制二的补码格式。忙得很高可以用来锁定数据。读取第一个字节后，可以切换字节以允许剩余的字节阅读。在忙时，所有转换命令都将被忽略低。

ADS7825将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。

串行输出

图1b显示了操作ADS7825的基本电路串行输出（选择通道0）。将R/C（引脚22）设置为低40ns（最大12微秒）将启动转换，并在SDATA（引脚16）上从先前的转换输出有效数据，同步到16个时钟脉冲数据时钟（引脚15）。忙（引脚24）将变低并保持在低位，直到转换完成和串行数据已经传送。数据将以二进制2输出补码格式，MSB优先，并且在数据时钟的上升和下降边缘。忙得很高可以用来锁定数据。所有转换命令将在忙时被忽略。

ADS7825将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。

开始转换CS（针脚23）和R/C（针脚22）的组合过低至少40ns将ADS7825的采样/保持置于保持状态并开始转换“n”。BUSY（引脚24）将变低并保持低电平，直到转换“n”完成并且内部输出寄存器已更新。将忽略忙低期间的所有新转换命令。CS和/或R/C必须在BUSY变高之前变高，否则将在没有足够时间获取新信号的情况下启动新的转换。

ADS7825将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。图2到图6和表II是定时信息CS和R/C在内部或水平触发。当启动转换。但是，如果CS或R/C启动转换“n”，确保在启动输入之前，较低的临界输入至少为10ns。如果启动转换“n”时EXT/INT（引脚12）低，则转换“n–1”的串行数据将在转换“n”开始后输出到SDATA（引脚16）。见内部数据读取数据区中的时钟。

为了减少控制管脚的数量，可以将CS系在较低的位置使用R/C控制读取和转换模式。在串行输出模式下使用内部数据时钟时，这将不起作用。但是，并行输出和串行输出（仅当使用外部数据时钟时）将当R/C升高时受影响。请参阅读取数据部分和图2、3、5和6。

读取数据

并行输出

要使用并行输出，绑PAAR/SER（引脚20）高。当R/C（引脚22）高且CS（引脚23）低。CS和R/C的任何其他组合将三态并行输出。有效的转换数据可以在D7-D0（引脚9-13和15-17）上以两个8位字节读取。当字节（管脚21）较低时，8个最高有效位对于D7上的MSB有效。当BYTE为HIGH时，8个最低有效位对于D0上的LSB有效。字节可以切换为在一个转换周期内读取两个字节。初始通电时，并行输出将包含不确定数据。

并行输出（转换后）

转换“n”完成且输出寄存器已更新后，忙（引脚24）将变高。转换'n'的有效数据将在D7-D0（引脚9-13和15-17）上可用。忙得很高可以用来锁定数据。有关定时约束，请参阅表II和图2和图3。

并行输出（在转换期间）

启动转换“n”后，可以读取转换“n–1”中的有效数据，并在转换“n”开始后的12微秒内有效。不要试图读取数据转换“n”开始后超过12微秒，直到忙（引脚24）变高；这可能导致读取无效数据。有关定时约束，请参阅表II和图2和图3。

串行输出

当PAR／SER（PIN 20）低时，数据可串行地与内部数据时钟或外部数据时钟同步。当EXT/INT（引脚12）低时，DATACLK（引脚15）是无论CS（引脚23）和R/C（引脚22）的状态如何，输出始终处于激活状态。当忙（引脚24）低时，SDATA输出激活。否则，它处于三种状态条件。当EXT/INT为HIGH时，DATACLK是一个输入。

当CS低和R/C高时，SDATA输出激活。否则，它处于三态状态。不管EXT/INT，SYNC（pin 13）的状态是一个输出，并且始终处于活动状态，而TAG（pin 17）始终是一个输入。

内部数据时钟（转换期间）

要使用内部数据时钟，请将EXT/INT（引脚12）连接到低位。

R/C（引脚22）和CS（引脚23）低的组合将启动转换'n'，并激活内部数据时钟（通常为900kHz时钟速率）。ADS7825将从SDATA（引脚16）上的转换'n–1'输出16位有效数据（首先是MSB），同步到16个时钟脉冲输出数据时钟（引脚15）。数据在内部数据时钟的上升和下降边缘都有效。崛起忙边（引脚24）可用于锁定数据。在第16个时钟脉冲之后，DATACLK将保持低电平，直到下一个转换开始，而SDATA将在第一个转换过程中进入标签（引脚17）上输入的任何逻辑电平时钟脉冲。当BUSY返回HIGH时，SDATA输出将处于三态。

外部数据时钟

要使用外部时钟，请将EXT/INT（引脚12）连接到高电平。这个外部时钟不是转换时钟；它只能用作数据时钟。要启用ADS7825的输出模式，CS（针脚23）必须低，R/C（针脚22）必须高。DATACLK必须高达总数据时钟周期的20%到70%；时钟频率可以在DC和10MHz之间。转换“n”完成后或转换“n+1”期间，可以在SDATA（引脚16）上输出来自转换“n”的串行数据。

简化变换器控制的一个明显方法是使用R/C启动转换时的CS低。虽然这完全可以接受，但使用外部数据时钟时可能会出现问题。在一个不确定的点12μs在转换'n'开始后直到BUSY上升，内部逻辑将转换'n'的结果转移到输出寄存器。如果CS低，R/C高，外部此时时钟高，数据将丢失。因此，在CS低的情况下，R/C和/或DATACLK在此期间必须低，以避免丢失有效数据。

外部数据时钟（转换后）

转换“n”完成后，输出寄存器已更新，忙碌（引脚24）将走高。在CS低（引脚23）和R/C高（引脚22）的情况下，来自转换“n”的有效数据将在SDATA（引脚16）上输出，同步到DATACLK（引脚15）上的外部数据时钟输入。在第一个外部数据时钟上升沿之后的15到35 ns之间，同步输出管脚将在一个完整的数据时钟周期内变高（至少100 ns）。MSB在第二个数据时钟上升沿之后的25到55ns之间有效。LSB在数据时钟的第17个下降沿和第18个上升沿有效。标签（引脚17）将为每个外部时钟脉冲输入一位数据。

标签上的第一位输入将在DATACLK的第18个下降沿和第19个上升沿的SDATA上有效

第二个输入位将在第19个下降沿和第20个上升沿等处有效。在连续数据时钟下，标签数据将在数据上输出，直到内部输出寄存器根据下一个转换器的结果进行更新-锡安。

外部数据时钟（转换期间）

启动转换“n”后，可以读取转换“n-1”中的有效数据，其有效时间可达12微秒转换“n”开始后。不要试图打卡从转换“n”开始后12微秒到忙（引脚24）上升的数据；这将导致数据丢失。

笔记为了在使用外部数据时钟时尽可能获得最佳性能，在转换期间不应将数据打卡。异步数据时钟的开关噪声会引起数字馈通，降低变换器的性能。定时信息见表二和图6。

标记功能

标签（引脚17）输入与外部或内部数据时钟同步的串行数据。当使用外部数据时钟时，标签上的串行位流输入将跟随SDATA上的LSB输出（引脚16），直到内部输出寄存器用新的转换结果更新为止。

在所有16位有效数据输出后，内部数据时钟第一上升沿的标签上的逻辑电平输入在SDATA上有效。

多路复用器定时

四通道输入多路复用器可以手动寻址，也可以置于连续转换模式中，其中所有四个通道都顺序寻址。

连续转换模式（CONTC=5V）

要将ADS7825置于连续转换模式，必须将CONTC（引脚25）绑在高位。在此模式下，采集和转换将连续进行，循环

只要CS、R/C和PWRD较低（见表三），通过所有四个通道。最后加载的地址在CONTC被升高之前进入A0和A1寄存器（分别为管脚19和18），成为顺序连续转换模式中的第一个地址（例如，如果通道1是最后选择的地址，则通道2将跟随，然后通道3，依此类推）。当设备处于此模式时，A0和A1地址输入变为输出。当在转换结束时BUSY上升时，A0和A1将输出在下一次转换开始时BUSY变低时将被转换的信道的地址。繁忙上升时，上一个频道的数据将有效。连续转换模式下的信道选择定时见表IVa和图7。

PWRD（引脚26）可用于将多路复用器地址重置为零。由于ADS7825配置为不转换，PWRD可高达至少200ns。当PWRD返回低位时，多路复用器地址将重置为零。当启用连续转换模式时，第一个转换将在通道0上完成。随后的转换将通过每个较高的通道进行，在通道3之后循环回零。

如果PWRD在很长一段时间内保持在高位，REF（pin 7）旁路电容器可能放电（如果使用内部参考），CAP（pin 6）旁路电容器将放电（对于内部和外部参考）。在旁路电容器充电并稳定之前，不应启用连续转换模式（建议2.2μF电容器为1 ms）。此外，在满足最小采集时间之前，即使在PWRD上有短脉冲，也不应启用连续转换模式。

可以使用A0和A1地址引脚（分别为引脚19和18）手动选择ADS7825的信道。多路复用器真值表见表IVb，信道选择定时见图8。

校准

ADS7825没有内部规定来校正每个单独信道的单个双极零误差或满标度误差。相反，每个通道的双极零点误差被保证低于对于具有±10V输入范围（略大于±32lsb）的16位转换器来说相当小的水平。此外，信道误差应在16个lsb内相互匹配。

对于满标度误差，可以使用图9中的电路。这将允许调整参考，以便任何单个通道的满标度误差可以设置为零。再次，通道的紧密匹配将确保其他通道上的满标度误差较小。

参考

ADS7825可以使用其内部2.5V参考电压或外部参考电压工作。通过对引脚7应用外部参考，可以绕过内部参考。

裁判

REF（引脚7）是外部参考的输入或内部2.5V参考的输出。2.2μF电容器应尽可能靠近参考引脚连接。该电容器和REF的输出电阻在基准上产生一个低通滤波器来限制噪声。使用较小的电容值会给参考信号引入更多的噪声，从而降低信噪比和信噪比。REF引脚不应用于驱动外部交流或直流负载。

外部参考的范围是2.3V到2.7V，并确定实际LSB大小。提高基准电压可以增大变换器的满量程和LSB尺寸，从而提高信噪比。

帽子

CAP（引脚6）是内部参考缓冲器的输出。应将2.2μF电容器放置在尽可能靠近帽销的位置，以在整个转换周期中为CDAC提供最佳的开关电流。该电容器还为缓冲器的输出提供补偿。使用小于1μF的电容器可导致输出缓冲器振荡，并且可能没有足够的电荷供CDAC使用。电容值大于2.2μF对提高性能的影响不大。

缓冲器的输出能够驱动高达1毫安的电流到直流负载。使用外部缓冲器将允许内部参考用于更大的直流负载和交流负载。不要试图直接驱动输出电压为上限的交流负载。这将导致转换器性能下降。

压水堆

PWRD（引脚26）高将关闭包括参考在内的所有模拟电路。先前转换的数据将保存在内部寄存器中，并且仍然可以读取。对于PWRD HIGH，convert命令会产生无意义的数据。当PWRD返回低位时，必须提供足够的时间，以便REF（引脚7）和CAP（引脚6）上的电容器重新充电。对于2.2μF电容器，建议在转换结果被视为有效之前，充电/沉降时间至少为1 ms。

布局

权力

ADS7825的90%功率用于模拟电路，转换器应被视为模拟元件。为了获得最佳性能，请将两个电源引脚连接到同一个+5V电源，并将模拟和数字接地连接在一起。

转换器的+5V电源应与用于系统数字逻辑的+5V电源分开。将VS1和VS2（引脚28和27）直接连接到数字电源可以由于数字逻辑的开关噪声而降低转换器性能。为了获得最佳性能，+5V电源可以由任何用于模拟信号调节的模拟电源产生。如果存在+12V或+15V电源，则可以使用简单的+5V调节器。虽然不建议使用数字电源为转换器供电，但请确保正确过滤电源。无论使用滤波数字电源还是调节模拟电源，VS1和VS2都应连接到同一个+5V电源。

接地

ADS7825上有三个接地引脚。DGND是数字电源接地。AGND2是模拟电源接地。AGND1是参考所有A/D内部模拟信号的接地。AGND1更容易受到电流感应电压降的影响，并且必须具有返回电源的最小电阻路径。

A/D的所有接地引脚都应与模拟接地平面相连，并与系统的数字逻辑接地分开，以实现最佳性能。模拟和数字接地平面都应与“系统”接地连接，尽可能靠近电源。这有助于防止动态数字接地电流通过公共阻抗调制模拟接地到电源接地。

串扰

最坏情况下的信道间串扰与输入频率的关系如本数据表典型性能曲线部分所示。对于满标度1kHz输入信号，ADS7825上最坏情况下的串扰优于-115dB。这应该足以满足最苛刻的应用程序。但是，如果串扰是一个问题，那么应该记住以下几点：最坏的串扰通常是从3频道到2频道。此外，从信道3到任何其他信道的串扰比从这些信道到信道3的串扰差。原因是信道3更接近ADS7825上的参考信号。这允许两种耦合模式：通道到通道和通道3到参考。通常，当串扰是一个问题时，避免在信道3上放置具有更高频率分量的信号。

最坏情况下的串扰发生在信道3到信道2之间，如典型性能曲线部分的串扰与输入频率图所示。其他相邻信道通常比这好几分贝，而非相邻信道通常比这好10分贝。如果一个特定的通道应该尽可能避免串扰，通道0将是信号的最佳通道，通道1应该具有最低频率内容的信号。如果要使两个信号的串扰尽可能小，则应将它们放置在信道0和信道2上，并在其他信道上使用较低频率、较不敏感的输入。

如果串扰是所有频道都关心的问题，请记住串扰图显示任何两个频道之间的串扰。任何给定信道的总串扰是来自所有其他信道的串扰贡献的总和。由于非相邻信道的贡献很小，它们的贡献通常可以忽略不计。对于绝对最坏情况串扰的一个很好的近似是将6dB添加到串扰和输入频率图中所示的最高曲线。

信号调节

在许多CMOS A/D转换器中，用于采样保持的FET开关会释放大量的电荷注入，从而导致驱动运放振荡。由于在ADS7825上的采样FET开关的电荷注入量约为与电荷再分配DAC（CDAC）结构相似的ADC上的量的5-10%。还有一个电阻前端，可以衰减释放的任何电荷。最终的结果是对a/D之前的信号调节的驱动能力的最低要求。在应用中，任何足以驱动信号的运算放大器都足以驱动ADS7825。

ADS7825的电阻前端还提供了保证的±15V过电压保护。在大多数情况下，这样就不需要外部过电压保护电路。

中间闩锁

ADS7825对于并行端口有三态输出，但是如果总线在转换期间处于活动状态，则应使用中间锁存器。如果在转换过程中总线未激活，则三态输出可用于将A/D与同一总线上的其他外围设备隔离。

中间锁存器有利于任何单片A/D转换器。ADS7825的内部LSB尺寸为38μV。从并行端口上的快速开关信号产生的瞬态，即使在A/D为三态时，也可以通过基板耦合到模拟电路，从而导致转换器性能下降。

对于具有正确布局、接地和旁路的ADS7825，其影响可能是一些LSB错误。在某些情况下，这种误差可以看作是变换器噪声的增加，并简单地求出平均值。在其他情况下，误差可能不是随机的，即使是平均值，也会在转换结果中产生误差。接地不良、旁路不良和高速数字信号会增加误差的大小——可能会增加到几十个LSB。