WCSN0436V1P
引脚德网络nitions
（续）
引脚数
5, 10, 17, 21,
26, 40, 55, 60,
64, 67, 71, 76,
90
83, 84
名字
V
SS
I / O
地
描述
地面的装置。应连接到该系统的地面。
NC
-
-
未连接。保留的地址输入的深度扩展。销83和84将
分别用于256K和512K的深度。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
突发读访问
该WCSN036V1p具有一个片上突发计数器，使
用户提供一个单一的地址和进行了能力
四读取，而不重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
0
−A
16
加载
到地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
[31:0]
和
DP
[3:0]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升呈现给DQ的数据
[31:0]
和
DP
[3:0]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BWS
[3:0]
信号。该WCSN0436V1P提供字节写钙
这是在写周期说明表中描述pability 。
断言写使能输入（ WE）与选定的字节
写选择（ BWS
[3:0]
）输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写机器人 -
NISM已经提供简化的写操作。字节
写能力已被列入以大大简化
读/修改/写序列，其可以减少到SIM-
PLE字节写操作。
由于WCSN0436V1P是一种常见的I / O设备，数据
不应该被驱入装置而输出AC-
略去。输出使能（ OE ）可之前被释放HIGH
呈现数据到DQ
[31:0]
和DP
[3:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[31:0]
38 ， 39 ， 42 ， 43 DNU
介绍
功能概述
该WCSN0436V1P是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为3.5纳秒（ 166 - MHz的DE-
副） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。在AC-
塞斯可以是一个读或写操作，这取决于
写状态使能（ WE） 。 BWS
[3:0]
可用于CON组
管字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。出现在地址输入地址（A
0
−A
16
)
被锁存到地址寄存器，并提交给
存储器核心和控制逻辑。所述控制逻辑确定
该读访问过程中，允许所请求的
数据传播到输出寄存器的输入。在
在下一个时钟的上升沿被请求的数据被允许
传播通过输出寄存器和到数据总线
在3.5纳秒（ 166 - MHz器件）提供OE是低电平有效。
读出的第一时钟之后获得的输出缓冲器
通过OE和内部控制逻辑控制。 OE必须
为了使设备逐出所需的驱动为低
数据。在第二时钟期间，随后的操作
（读/写/取消）可以启动。取消选择器件
还流水线。因此，当SRAM被取消在
时钟上升沿的芯片的一个使能信号，其输出将
三态，在下一个时钟的上升。
文件编号： 38-05246牧师**
第14页4
WEIDA [ WEIDA SEMICONDUCTOR, INC. ]
